「シリアルクロック」に関連した英語例文の一覧と使い方 - Weblio英語例文検索

センサ回路５０Ａ〜５０Ｄのシリアルクロック端子ＳＣＬは、シリアルクロックライン５３に共通接続され、シリアルデータ端子ＳＤＡは、シリアルデータライン５４に共通接続される。例文帳に追加

The serial clock terminals SCL of the sensor circuits 50A to 50D are commonly connected to a serial clock line 53, and the serial data terminals SDA are commonly connected to a serial data line 54. - 特許庁

ＰＳＣによりクロックに同期して入力されたＡビットの入力データを、シリアルクロックに同期してシリアルデータに変換する。例文帳に追加

A-bit input data inputted in synchronization with a clock by a PSC is synchronized with the serial clock and converted into serial data. - 特許庁

このとき、シリアルクロック信号を伝送する線路のインピーダンスを制御することによって、シリアルデータ信号の一部を表現する。例文帳に追加

In this case, a portion of a serial data signal is expressed by controlling the impedance of the line for transmitting serial clock signals. - 特許庁

エラー検出回路５は、上述したシリアルクロックを受けてこれに同期したクロックを生成するクロック発生回路６およびこのクロックと上述したシリアルクロックとを比較してエラー出力を出力する比較回路７を含んでいる。例文帳に追加

The circuit 5 includes a clock generation circuit 6 for receiving the serial clock and generating a clock synchronized with the serial clock, and a comparator circuit 7 for comparing the clock with the serial clock and outputting an error output. - 特許庁

シリアルクロック（sr_clk）を、バッファ１２、１３により分岐し、それぞれ独立したシリアルクロックsr_clk３およびsr_clk２をoddデータ用の第１シフトレジスタを構成するＦＦ１４〜ＦＦ１７およびevenデータ用の第２シフトレジスタを構成するＦＦ１８〜ＦＦ２１に入力する。例文帳に追加

Buffers 12, 13 distribute a serial clock (sr_-clk) into serial clocks sr_-clk3 and sr_-clk2 independently of each other, which are fed to FF 14 to FF 17 configuring a 1st shift register for odd data and FF 18 to FF 21 configuring a 2nd shift register for even data. - 特許庁

制御部３で発生したシリアル通信許可信号ＥＮおよびシリアルクロック信号ＣＬとを複数の被制御回路であるＬＣＤ表示ドライバ２ａ乃至２ｎの各々に対し共用のシリアル通信許可ライン４ａおよび共用のシリアルクロックライン４ｂによりそれぞれ共通伝送する。例文帳に追加

A control section 3 transmits a serial communication enable signal EN and a serial clock signal CL generated therein to each of an LCD display drivers 2a to 2n being a plurality of circuits to be controlled through a shared serial communication enable line 4a and a shared serial clock line 4b, respectively. - 特許庁

インターフェイス回路１０３は、ＣＰＵ１０１から周辺デバイス１０２へシリアルクロックを送出するとともに、シリアルクロックによって周辺デバイス１０２のアドレス情報とデータ情報とを含むシリアルデータを送受信するシステムの周辺デバイス１０２に設けられるクロック同期式シリアルインターフェイス回路である。例文帳に追加

An interface circuit 103 is a clock synchronous serial interface circuit provided in a peripheral device 102 of a system for transmitting a serial clock from a CPU 101 to the peripheral device 102 and transmitting and receiving serial data containing address information of the peripheral device 102 and data information by the serial clock. - 特許庁

シリアルインタフェースに必要なシリアルイネーブル、シリアルクロック、シリアルデータのタイミングを制御するシリアル出力パターンを書込み可能なメモリ（４２）に展開し、メモリ（４２）をインクリメントして、シリアル出力パターンを順次出力し、シリアルインタフェースに必要なシリアルイネーブル、シリアルクロック、シリアルデータのタイミングを制御する。例文帳に追加

Serial output patterns for controlling the timing of serial enabling, serial clocks and serial data which are necessary for the serial interface are developed in a writable memory (42), the contents of the memory (42) are increased and the serial output patterns are successively outputted to control the timing of the serial enabling, the serial clocks and the serial data which are necessary for the serial interface. - 特許庁

外部からシリアルクロックおよびデータを入力して演算処理する半導体集積回路装置において、チップ面積の低減し、回路レイアウトを容易にすることを目的とする。例文帳に追加

To reduce a chip area, and to simplify circuit layout in a semiconductor integrated circuit device for operating arithmetic processing by inputting a serial clock and data from the outside. - 特許庁

ＣＰＵ１２３からサブ中継基板１３０の各シリアル−パラレル変換素子に対してシリアル信号を送信するためのシリアルデータ線及びシリアルクロック線の各々についてその送信線の一部を共通に使用する。例文帳に追加

Then part of transmission lines including serial data lines and serial clock lines for transmitting serial signals from the CPU 123 to each serial-parallel converting element of the sub-relay board 130 is shared. - 特許庁

シリアルデータ転送装置およびシリアルクロック転送装置は、通常のシリアル転送よりも低速なクロックおよびそのクロック幅に合わせたデータを生成する低速転送モードをもつ構成とする。例文帳に追加

A serial data transfer device and a serial clock transfer device are configured with a low speed transfer mode in which a clock slower than a normal serial transfer speed and data matched with its clock width are generated. - 特許庁

ビタビ復号出力がＤ０，Ｄ１の２ビット幅である場合にはシフトレジスタ２５６，２５８はシリアルクロックに同期してそれぞれデータＤ１，Ｄ０のシフトを行なう。例文帳に追加

When the Viterbi output signal is given with the two-bit width of D0 and D1, the shift registers 256 and 258 are synchronized with a serial clock and respectively shift the data D1 and D0. - 特許庁

外部より供給されるシリアルクロック信号の出力タイミングに遅れが生じた場合でも、誤動作状態を解消することができるシリアル通信回路を提供する。例文帳に追加

To provide a serial communication circuit capable of canceling a malfunctional state even when a delay takes place in an output timing of a serial clock signal supplied externally. - 特許庁

ＣＰＵとインターフェースコントロールＩＣとのデータ通信は、シリアルクロック信号とシリアルデータ入力／出力信号とライトプロテクト信号とチップセレクト信号とによって行われる。例文帳に追加

Data communication between a CPU and an interface control IC is performed by a serial clock signal, a serial data input/output signal, a write protect signal, and a chip select signal. - 特許庁

３線式のデータインタフェースによりデータをシリアルに転送するデータ転送方法では、８ビットデータを転送する場合、シリアルクロック８クロックとストローブ信号を出力する転送時間が必要である。例文帳に追加

To solve the problem that a transfer time for outputting 8 serial clocks and a strobe signal when 8-bit data are transferred is necessary for a data transfer method which transfers data in series by a 3-wire type data interface. - 特許庁

シリアルクロック信号ＳＣＫに同期して、９６チャンネル分のシフトレジスタ５４に、ＤＳＰ５１からＰＷＭ値がシリアル転送されると共に、シフトレジスタ５４のＡ／Ｄ値がＤＳＰ５１にシリアル転送される。例文帳に追加

The PWM value is serially transformed from the DSP 51 to a shift register 54 of 96 channels, in synchronization with a serial clock signal SCK, and the A/D value of the shift register is serially transferred to the DSP 51. - 特許庁

シリアルデータ信号を伝送する線路として、従来のシリアルデータ信号線路に加えて、シリアルクロック信号を伝送する線路をも利用する。例文帳に追加

In addition to an existing serial data signal line, a line for transmitting serial clock signals is used as a line for transmitting serial data signals. - 特許庁

シリアルクロックの動作周波数が上限に達していても、新たなシリアルデータ信号線路を追加することなく、転送速度のさらなる高速化が可能な、共通クロック方式のシリアル転送回路を提供する。例文帳に追加

To provide a common-clock-based serial transfer circuit whose transfer speed can be further increased even if the operating frequency of a serial clock has reached its upper limit, without having to add a new serial data signal line. - 特許庁

シリアルクロック信号ＳＣＫに同期して、９６チャンネル分のシフトレジスタ５４に、ＤＳＰ５１からＰＷＭ値がシリアル転送されると共に、シフトレジスタ５４のＡ／Ｄ値がＤＳＰ５１にシリアル転送される。例文帳に追加

In synchronism with a serial clock signal SCK, the PWM value is serially transferred from the DSP 51 to 96 channels of shift registers 54, and also A-D values of the shift registers 54 are serially transferred to the DSP 51. - 特許庁

マイクロコンピュータ５６とセンサ回路５０Ａ〜５０Ｄとの間は、シリアルクロックライン５３及びシリアルデータライン５４を介して、データ通信が可能に構成される。例文帳に追加

A gap between the microcomputer 56 and the sensor circuits 50A and 50D is configured so that data communication may be made attainable through the serial clock line 53 and the serial data line 54. - 特許庁

バイフェーズ復号化回路１は、受信バイフェーズデータが入力されるエッジ検出回路２、データラッチ回路４およびエッジ検出回路２の出力を受けてシリアルクロックを生成するクロック抽出回路３を含んでいる。例文帳に追加

The circuit 1 includes an edge detection circuit 2 to which received biphase data are inputted, a data latch circuit 4 and a clock extraction circuit 3 for receiving an output of the circuit 2 and generating a serial clock. - 特許庁

ｎビットのパラレルデータをシリアルデータに変換する場合に、ｎ倍周波数のシリアルクロックやｎビットのシフトレジスタを用いると、高周波数のクロックや高周波数対応の回路素子を用いることになるため、回路構成が複雑になる。例文帳に追加

To provide a parallel/serial conversion circuit that copes with a low frequency and converts parallel data into serial data at a low cost, with a simple circuit configuration. - 特許庁

前記駆動ＬＳＩ５０ＡはマスタークロックＭＣＬＫによって動作するが、補正データの高速シリアルＩ／Ｆフラッシュメモリ４０Ａからの読み出しは、マスタークロックＭＣＬＫに同期したシリアルクロックＳＣＫに基づいて行われる。例文帳に追加

The driving LSI 50A operates with a master clock MCLK, but reading of the correction data from the fast serial I/F flash memory 40A is performed on the basis of a serial clock SCK synchronized with the master clock MCLK. - 特許庁

本発明のシリアル通信システム１は、第１のデバイス２と第２のデバイス３とを有し、第１のデバイス２と第２のデバイス３とは、第２のデバイス３が生成したシリアルクロックに基づいて、相互通信を開始するシリアル通信システムである。例文帳に追加

The serial communication system 1 includes a first device 2 and a second device 3 and the first device 2 and the second device 3 start mutual communication on the basis of a serial clock generated by the second device 3. - 特許庁

また、読出し専用メモリの補正データを転送するシリアルデータ／アドレス信号線１４とシリアルクロック信号線１５を備え、メモリのアドレス信号及びデータ信号をクロック信号に同期させて直列に転送する。例文帳に追加

In addition, the pressure transducer is provided with a serial data/ address signal line 14 and a serial clock signal line 15 to transfer the correction data of read-only memory, and an address signal and data signal of the memory are serially transferred in synchronization with a clock signal. - 特許庁

即ち、シリアルバスインタフェース部のシフトレジスタ１０５により、シリアルクロックＳＣＬに同期してシリアルデータＳＤＡをパラレルデータＰＤＡに変換し、シフトレジスタ１０５によって変換されたパラレルデータＰＤＡを、垂直同期信号ＶＳに同期して第２バッファ１０７にラッチする。例文帳に追加

That is, a shift register 105 of the serial bus interface sections converts the serial data SDA into parallel data PDA synchronously with the serial clock SCL and a 2nd buffer 107 latches the parallel data PDA converted from the serial data SDA by the shift register 105 synchronously with the vertical synchronizing signal VS. - 特許庁

インプリメンテーションの前提として、第１にシリアルクロック信号ＳＣＬＫを供給するシリアルインタフェース１１０を使用し、第２にＳＰＲＡＭ１２０に対する書き込みアクセスはシリアル伝送の終了時に発生する必要があり、第３に書き込みストローブインパルスは原読み出しストローブに比べて短い。例文帳に追加

Prerequisites for the implementation are: firstly, use of the serial interface 110 providing a serial clock signal SCLK; secondly, write access to SPRAM 120 has to occur at the end of serial transmission; thirdly, a write strobe impulse has to be short compared to the original read strobe. - 特許庁

入力信号判断回路１６は、チップセレクト信号ＣＳＣＬＫがアクティブになった後、シリアルクロック信号ＳＣＬＫがハイで一定時間保持されていると、シリアルインターフェース端子に入力された信号が基準点設定のための信号であると判断して、基準点設定回路１１を介して角度計算回路１０にオン信号を出力する。例文帳に追加

An input signal judging circuit 16 judges a signal input into a serial interface terminal as the signal for setting the reference point, and outputs an ON-signal to an angle calculation circuit 10 via a reference point setting circuit 11, when a serial clock signal SCLK is maintained high for a fixed time after a chip selection signal CSCLK gets active. - 特許庁

マイコン２のシリアルクロック出力端子２７、シリアルデータ送信端子２８およびシリアルデータ受信端子２９を、それぞれ、シリアルＥＥＰＲＯＭ１のクロック入力端子１４、データ入力端子１２およびデータ出力端子１１に接続するとともに、マイコン２の１つの出力ポート３０をシリアルＥＥＰＲＯＭ１のチップセレクト端子１３に接続する。例文帳に追加

The serial clock output terminal 27 of the microcomputer 2, the serial data transmitting terminal 28 and the serial data receiving terminal 29 are connected to the clock input terminal 14 of the serial EEPROM 1, the data input terminal 12 and the data output terminal 11 respectively, and one output port 30 of the microcomputer 2 is also connected to the chip select terminal 13 of the EEPROM 1. - 特許庁

Ａ／Ｄ変換器で変換された電圧データと電流データをマイクロコンピュータに取り込み、測定電力を演算処理する電力測定装置において、前記マイクロコンピュータから供給されるデータ変換開始信号に従ってシリアルクロックを生成し、前記Ａ／Ｄ変換器に出力するクロック生成回路を設けたことを特徴とするもの。例文帳に追加

This electric power measuring device for taking voltage data and current data converted by an A/D converter into the microcomputer, and for executing operation processing of measured power is characterized by installing a clock generation circuit for generating a serial clock following a data conversion start signal supplied from the microcomputer, and for outputting it to the A/D converter. - 特許庁

ＤＳＰ５１から、シリアルクロック信号ＳＣＫ及びワードシンク信号ＷＳが、各ＡＳＩＣ５２におけるすべてのＡ／Ｄ変換器５３、シフトレジスタ５４及びラッチ回路５５に個々に供給され、これらの信号に同期して、Ａ／Ｄ値のパラレル入力及びＰＷＭ値のパラレル出力、さらには、これらのデータの転送がなされる。例文帳に追加

The DSP 51 supplies a serial clock signal SCK and and a word synchronizing signal WS to all A/D converters 53, shift registers 54, and latch circuits 55 of the respective ASICs 52 individually, and parallel inputs of A/D values and parallel outputs of PWM values, and further data of them are transferred in synchronism with those signals. - 特許庁