「バイナリカウンタ」に関連した英語例文の一覧と使い方 - Weblio英語例文検索

その際、エッジ検出回路１から検出信号がくるたびにバイナリカウンタ３の値を後段のラッチ４にシフトする。例文帳に追加

At this time, each time a detecting signal arrives from the edge detecting circuit 1, the value of the binary counter 3 is shifted to the latch 4 of the following step. - 特許庁

映像信号電圧とリセット電圧の差分をＡ／Ｄ変換するＡ／Ｄ変換器をバイナリカウンタを用いて構成する。例文帳に追加

To constitute an A/D converter which performs A/D conversion of difference between an image signal voltage and a reset voltage by a binary counter. - 特許庁

タイミング制御回路は、この一連の制御を２^ｋ回繰り返して行い、第２のバイナリカウンタの上位ｎビット出力を取り込む。例文帳に追加

A timing control circuit performs a series of the control iteratively 2^k times and a high-order (n)-bit output of the second binary counter is fetched. - 特許庁

制御回路６は、入力ポインタ信号ＩＰを生成するシフトレジスタ６ａと、出力ポインタ信号ＯＰを生成するバイナリカウンタ６ｂを含む。例文帳に追加

The control circuit 6 includes: a shift register 6a for generating an input pointer signal IP; and a binary counter 6b for generating an output pointer signal OP. - 特許庁

リングシフトレジスタを用いることで、最下位ビットから最上位ビットにキャリー（桁上げ）が生じることがなく、バイナリカウンタよりもトグルビット数の最大値を確実に少なくできる。例文帳に追加

The usage of the ring shift register reliably reduces the maximum value of the number of toggle bits compared with a binary counter without generating a carry from the lowest bit to the highest bit. - 特許庁

エッジ検出回路１により受信データのエッジを検出するとともに、固定発振器２の発振出力をバイナリカウンタ３により分周して複数段のシフトレジスタ５を構成している複数のラッチ４に取り込む。例文帳に追加

Edge of reception data is detected by an edge detecting circuit 1, and the oscillated output of a fixed oscillator 2 is fetched into plural latches 4 composing shift registers 5 of plural steps, while dividing its frequency through a binary counter 3. - 特許庁

バイナリカウンタ１、比較回路２、カウンタ３、インバータ４及びＡＮＤ回路５，６は、設定データＤ０〜Ｄ５に応じたデューティー比のパルス幅変調信号ＣＴＬ１，ＣＴＬ２を出力する。例文帳に追加

A binary counter 1, a comparator circuit 2, a counter 3, an inverter 4, and AND circuits 5, 6 output pulse width modulated signals CTL1, CTL2 of duty ratios in accordance with set data D0-D5. - 特許庁

第２のバイナリカウンタは、整合回路のレプリカの出力とレファレンス電圧との比較結果に基づき、比較結果が１となる回数をカウントする。例文帳に追加

The second binary counter counts how many times a comparison result becomes "1" on the basis of the comparison results of outputs of replicas of the matching circuit and a reference voltage. - 特許庁

バイナリカウンタ４７は、ＣＬＫ２に応じて、Ｄ−ＦＦ２１，３２，３４，３６から出力される複数の入力データを、ＣＬＫ２毎に順次選択するための選択信号４８を出力する。例文帳に追加

Corresponding to the CLK2, a binary counter 47 outputs a select signal 48 for successively selecting plural pieces of input data outputted from the D-FF 21, 32, 34 and 36 for each CLK2. - 特許庁

オン／オフ区間選択部１３、０／１信号選択部１２で選択されたタイマバッファ８の値をラッチするバイナリカウンタ３がカウント実行した時点でオーバーフロー信号９を発生しゲート信号６が生成される。例文帳に追加

At a point of time when a binary counter 3 latching a value of a timer buffer 8 selected by an ON/OFF period section 13 and a 0/1 signal selection section 12 executes counting, the binary counter 3 generates an overflow signal 9 and a gate signal 6. - 特許庁

電圧制御発振器として±５０Ｈｚの偏差を有するものを使用した場合には、周波数誤差カウンタ１０１は、７ビットバイナリカウンタで実現される。例文帳に追加

In the case of employing a voltage controlled oscillator with a deviation of ±50 Hz, the frequency error counter 101 is realized as a 7-bit binary counter. - 特許庁

そして、各ラッチ４の出力を平均値演算回路６に入力して平均値を演算し、その出力とバイナリカウンタ３の出力とを比較回路８で比較し、一致したときにクロックを発生して、これをデータ読み取り用の再生クロックとする。例文帳に追加

Then, the output of each latch 4 is inputted to an average value calculating circuit 6, an average value is calculated, that output is compared with the output of the binary counter 3 by a comparator circuit 8 and when they are coincident, a clock is generated and used as a reproducing clock for data read. - 特許庁

この発明は、単一のテスト用のブロック選択用アドレスにしたがって、縦続接続されたバイナリカウンタ１４を用いてセルアレイ１の複数のブロックを択一的に順次選択するブロック選択用アドレスを生成するように構成される。例文帳に追加

This device is constituted so that an address for block selection selecting plural blocks of a cell array 1 alternatively and successively is generated using a binary counter 14 being cascade-connected conforming to an address for block selection for a single test. - 特許庁

オーバーフロー信号９の発生毎に順次ゲート信号制御信号６が生成され出力データバッファ１１の値に応じてオン／オフ信号選択部１３、０／１信号選択部１２により選択されたタイマバッファ８の値がバイナリカウンタ３にラッチされる。例文帳に追加

The gate control signal 6 is sequentially generated for each overflow signal 9 and the value of the timer buffer 8 selected by the ON/OFF signal selection section 13 and the 0/1 signal selection section 12 is latched by the binary counter 3 depending on the value of an output data buffer 11. - 特許庁