「CHIP ARCHITECTURE」に関連した英語例文の一覧と使い方 - Weblio英語例文検索

GLOBAL ASYNCHRONOUS COMMUNICATION ARCHITECTURE OF SYSTEM ON-CHIP例文帳に追加

システムオンチップの大域的非同期通信アーキテクチャ - 特許庁

an adaptive chip-multiprocessor architecture for future mobile terminals 例文帳に追加

将来のモバイル端末用適応型チップ-マルチプロセッサ構造 - コンピューター用語辞典

COMMUNICATION NODE ARCHITECTURE IN GLOBAL ASYNCHRONOUS NETWORK ON-CHIP SYSTEM例文帳に追加

大域的非同期ネットワークオンチップシステムにおける通信ノードアーキテクチャ - 特許庁

a chip version of the world's only licensable Network Processing Unit (NPU) architecture 例文帳に追加

世界で唯一のライセンス可能なネットワークプロセッサ（NPU）アーキテクチャのチップ版 - コンピューター用語辞典

SEGMENTING MANAGEMENT METHOD FOR STEEL FRAME MATERIAL USING IC CHIP OF STEEL FRAME ARCHITECTURE例文帳に追加

鉄骨建築のＩＣチップによる鉄骨鋼材の部品化管理方式 - 特許庁

NETWORK-ON-CHIP HALF AUTOMATIC TRANSMISSION ARCHITECTURE FOR DATA FLOW APPLICATION例文帳に追加

データ・フロー・アプリケーションのためのネットワーク・オン・チップ半自動通信アーキテクチャ - 特許庁

SYSTEM ON-CHIP ARCHITECTURE USING FeRAM AND RE- CONFIGURABLE HARDWARE例文帳に追加

ＦｅＲＡＭ及び再構成可能ハードウエアを利用したシステムオンチップアーキテクチャ - 特許庁

a kind of computer architecture that has a large number of instructions hard coded into the CPU chip 例文帳に追加

CPUチップにハードコードされた多数の命令を持つコンピュータ・アーキテクチャーの一種 - 日本語WordNet

This disclosure involves an on-chip bus architecture involving the on-chip bus that includes a collector node and at least one device node.例文帳に追加

本開示には、コレクタノードおよび少なくとも１つの装置ノードを含むオンチップバスを伴うオンチップバスアーキテクチャが関与する。 - 特許庁

RUBBER CHIP COMPOSITE MEMBER AND PAVEMENT MEMBER AND LANDSCAPE ARCHITECTURE MEMBER USING THE SAME例文帳に追加

ゴムチップ複合部材及び該ゴムチップ複合部材を用いた舗装部材及び造園部材 - 特許庁

To provide a mount for a flip-chip architecture semiconductor light-emitting device such as a light-emitting diode.例文帳に追加

本発明は、発光ダイオードなどのフリップチップ・アーキテクチャ半導体発光デバイスの実装に関する。 - 特許庁

To provide a flip-chip architecture semiconductor light emitting device such as a light emitting diode.例文帳に追加

本発明は、発光ダイオードなどのフリップチップ・アーキテクチャ半導体発光デバイスの実装に関する。 - 特許庁

This open architecture consists of a 64-bit, 100MHz Processor Local Bus (PLB) and a 32-bit, 50MHz On-Chip Peripheral Bus (OPB). 例文帳に追加

このオープン・アーキテクチャは、64ビット、100MHzのプロセッサ・ローカルバス（PLB）と、32ビット、50MHzのオンチップ周辺バス（OPB）とからなっている。 - コンピューター用語辞典

To provide an architecture which makes on-chip integration of multiple components on a single die and in particular to on-chip integration of a plurality of processors possible.例文帳に追加

単一ダイ上への複数の構成要素のオンチップ集積化、特に複数のプロセッサのオンチップ集積化を可能にするアーキテクチャの提供。 - 特許庁

By the defined multi-port memory architecture with multilevel hierarchy, the required surface area on the chip is reduced.例文帳に追加

多重階層平面を有する所定のマルチポートメモリアーキテクチャによって、チップ上の所要面積が低減される。 - 特許庁

To provide a terminal architecture allowing communications between a chip card and a Web server via an Internet type network.例文帳に追加

インターネットタイプのネットワークを介して、チップカードとＷＥＢサーバの間の通信を可能にする端末アーキテクチャを提供する。 - 特許庁

To provide a system on-chip (SOC) architecture capable of performing processor processing from the position where it stopped of when power was removed, when the power returns.例文帳に追加

電源復旧時に、電源喪失時に停止した位置からプロセッサ処理が可能なシステムオンチップ（ＳＯＣ）アーキテクチャの提供 - 特許庁

To provide architecture by which a bus usage amount is optimized concerning data reading transfer and data writing transfer and which is provided with an improved device for interfacing with an on-chip bus to be used in an SOC performing state.例文帳に追加

プロセッサ・ローカル・バス（ＰＬＢ）システムのバスを最適化する方法、装置、およびコンピュータ・プログラムを開示すること。 - 特許庁

To provide a two-chip/single-die packet switching architecture employing a DDR SDRAM as an external memory and a method for accessing a memory.例文帳に追加

ＤＤＲ ＳＤＲＡＭを外部メモリとする２チップ／単一ダイのパケット交換装置およびメモリへのアクセス方法を提供する。 - 特許庁

To provide improved architecture for an on-chip bus which flexibly and robustly supports various built-in system requirements.例文帳に追加

柔軟かつ堅固に多種多様な組込みシステム要件をサポートするオンチップ・バスのための改善されたアーキテクチャを提供すること。 - 特許庁

To provide a printer controller capable of adopting an RISC type microprocessor architecture, which can be mounted on a single VLSIC semiconductor chip.例文帳に追加

単一のＶＬＳＩＣ半導体チップに実装可能なＲＩＳＣ型マイクロプロセッサ・アーキテクチャを採用できるプリンタコントローラを提供する。 - 特許庁

To provide a computer system capable of utilizing a RISC type microprocessor architecture which can be embedded in a single VLSIC semiconductor chip.例文帳に追加

単一のＶＬＳＩＣ半導体チップに実装可能なＲＩＳＣ型マイクロプロセッサ・アーキテクチャを採用できるコンピュータシステムを提供する。 - 特許庁

To obtain a non-volatile memory device having row redundancy being freely constituted in which correcting capability of architecture can be reconstituted for each chip.例文帳に追加

アーキテクチャの修正能力をチップ毎に再構成できる構成自在な行冗長性を有する不揮発性メモリデバイスを得る。 - 特許庁

To provide a general method for design of custom system custom system on-chip communication architecture, which is flexible and can be adapted to the varying communication requests of a system component.例文帳に追加

フレキシブルで、システムコンポーネントの変動する通信要求に適応可能な、カスタムシステムオンチップ通信アーキテクチャの設計の一般的方法を提供する。 - 特許庁

To obtain the optimal chip layout under restrictions in arranging pins and to provide power supply architecture in which a device can perform appropriate operation in the shortest period of time.例文帳に追加

ピンの配置に制約が有る中でのチップの最適レイアウトの実現と、最短の時間でデバイスが適切な動作を行える電源アーキテクチャの提供。 - 特許庁

To provide an execution core architecture that effectively and efficiently reduces the occurrence of bubbles in an execution pipeline without requiring a substantial increase in chip area.例文帳に追加

チップ面積の実質的な増加を必要としない、実行パイプライン内のバブルの発生を効果的かつ効率的に減らす実行コア・アーキテクチャを提供すること。 - 特許庁

To reduce chip occupied area of a direct upconversion (DUC) architecture transmitter and to reduce carrier leakage by a local signal to be supplied to a transmission modulator.例文帳に追加

ダイレクトアップコンバージョン(ＤＵＣ)アーキテクチャー送信機のチップ占有面積の低減および送信変調器に供給されるローカル信号によるキャリア漏洩の低減。 - 特許庁

To obtain a multiprocessor of high performance by providing an independent bus and an external bus I/F for every different architecture when a plurality of multiprocessors are contained on one chip.例文帳に追加

同一チップ上に複数のマルチプロセッサを含む場合、異なるアーキテクチャごとに独立したバスと外部バスI/Fを持つことで、高性能のマルチプロセッサを得ることを目的とする。 - 特許庁

To obtain a multiprocessor of high performance by providing independent bus and external bus I/F for every different architecture when a plurality of multiprocessors are contained on one chip.例文帳に追加

同一チップ上に複数のマルチプロセッサを含む場合、異なるアーキテクチャごとに独立したバスと外部バスI/Fを持つことで、高性能のマルチプロセッサを得ることを目的とする。 - 特許庁

Japanese chip makers which formed the Parallel Processing RAM (PPRAM) consortium to investigate a scalable DRAM architecture with integrated logic to remedy growing bus bandwidth constraints 例文帳に追加

バス帯域幅制約の拡大を軽減すべく, 集積ロジックをもったスケーラブルなDRAMアーキテクチャを研究するコンソーシアム, PPRAM(並列処理RAM)コンソーシアムを結成した日本のチップメーカ達 - コンピューター用語辞典

Since the bond wire and the wire trace can provide a sufficiently high Q-value, when combined with an on-chip and/or off-chip capacitor, a filter architecture that saves the mounting area of an IC and has high energy efficiency can be realized.例文帳に追加

ボンディング・ワイヤおよびトレースは十分高いＱ値を提供できるため、オンチップおよび／またはオフチップのキャパシタと組み合せて使用した場合、集積回路の実装面積を節約するエネルギー効率の高いフィルタ・アーキテクチャを実現できる。 - 特許庁

Circuit architecture examination and floor planning of the large-scale integrated circuit chip are advanced concurrently, and an interblock netlist as connection information between ports is generated from port information on blocks dividing chips functionally in the circuit architecture examination and port information on the chips, and the large scale integrated circuit is developed.例文帳に追加

回路アーキテクチャ検討と大規模集積回路チップのフロアプランニングをコンカレントに進め、回路アーキテクチャ検討においてチップを機能的に分割したブロックのポート情報と、チップのポート情報とからポート間の接続情報としてのブロック間ネットリストを生成して大規模集積回路を開発する。 - 特許庁

The device includes a submount, and a semiconductor light emitting device which is mounted on first and second conductive regions on a first side of the submount in a flip chip architecture configuration.例文帳に追加

デバイスは、サブマウントと、該サブマウントの第１の面上の第１及び第２の導電領域上にフリップチップ・アーキテクチャ構成の状態で実装される半導体発光デバイスとを含む。 - 特許庁

Thus, a microprocessor, a chip bus architecture, a memory, peripheral equipment and an input/output port or the like are shared by many SoC plans so that mean costs of each SoC plan can be reduced.例文帳に追加

これによって、マイクロプロセッサ、チップバスアーキテクチャ、メモリ、周辺装置および入出力ポートなどは多くのＳｏＣ計画に共用されるので、各ＳｏＣの平均コストを低減できる。 - 特許庁

Therefore, a true system-on-chip architecture can be formed by completely integrating 1-port memory cells having 1T and 1C DRAM cells with a 2-port memory cell having a 2T and 2C DRAM cell.例文帳に追加

これにより、１Ｔ １Ｃ ＤＲＡＭセルを備えた１ポート・メモリ・セルおよび２Ｔ ２Ｃ ＤＲＡＭセルを備えた２ポート・メモリ・セルを完全に統合して、真のシステム・オンチップ・アーキテクチャを形成することができる。 - 特許庁

To provide a memory device having chip architecture in which die size can be reduced and mass productivity is improved by increasing the number of obtainable dies, also current consumption of peripheral circuits is reduced, and which is advantageous to high speed operation.例文帳に追加

ダイサイズの減少が可能であり、取得可能なダイ数を増加させて量産性を向上するチップ構造を有し、また周辺回路で消費される電流を減らし、高速動作に有利なメモリ装置を提供する。 - 特許庁

Since a variation offering target performance and function has only to be selected and utilized from the second design data with respect to several prepared variations for an architecture such as power consumption, an operating speed and a chip area, it is possible to contribute to the facilitation of processing that designs a semiconductor circuit by combining a plurality of circuit modules.例文帳に追加

消費電力、動作速度、チップ面積等のアーキテクチャに対して幾つか用意されたバリエーションに対して、第２の設計データから目的の性能や機能が得られるものを選択して利用すればよいから、複数の回路モジュールを組合わせて半導体集積回路を設計する処理の容易化に寄与することができる。 - 特許庁

The system for communication between IP cores uses a self-contained architecture built in IP cores 11 comprising ultrahigh integrated circuit blocks and uses simple format message communication to thereby facilitate standardization of an on-chip bus 16, dispense with a bus arbitration mechanism between the IP cores 11 and implement easy use.例文帳に追加

本発明は、超高集積回路ブロックで成るＩＰコア１１に自立性を持たせたアーキテクチャを組み込み、簡素なフォーマットのメッセージ通信によってオンチップバス１６の標準化を容易にし、ＩＰコア１１間のバス調停機構も不要で、使用を容易にするＩＰコア間の通信方式を特徴とする。 - 特許庁

The two-chip/single-die switching device architecture includes an internal memory storage block on the single-die, an external memory storage interface to a double data rate synchronous dynamic random access memory (DDR SDRAM), an external memory manager, and a packet data transfer engine effecting packet data transfers between an internal memory store and the external DDR SDRAM memory.例文帳に追加

この２チップ／単一ダイの交換装置アーキテクチャは、単一ダイ上の内部記憶装置ブロック、ダブル・データ・レート・シンクロナス・ダイナミック・ランダム・アクセス・メモリ（ＤＤＲ ＳＤＲＡＭ）への外部記憶装置インタフェース、外部記憶装置マネージャ、及び内部記憶装置と外部ＤＤＲ ＳＤＲＡＭ記憶装置との間でパケット・データの転送を実行するパケット・データ転送エンジンを含む。 - 特許庁

An interface enables verifying of incorporating memory-macro design using a test interface, the test interface enables that an input signal from a tester of a half rate and a narrow word performs all memory macro- operation over width of a wide memory-macro input/output architecture (I/O) by comprising an on-chip test circuit being separated from a memory-macro.例文帳に追加

インターフェイスは、テストインターフェイスを用いて組込みメモリマクロ設計の検証を可能にし、該テストインターフェイスはメモリマクロと別々のオンチップテスト回路を含むことにより、ハーフレートで狭いワードのテスタからの入力信号が、広いメモリマクロ入力／出力アーキテクチャ（「Ｉ／Ｏ」）の幅をわたってすべてのメモリマクロ動作を行なうことを可能にする。 - 特許庁