「Clk」に関連した英語例文の一覧と使い方 - Weblio英語例文検索

The normal CLK is read in accordance with the rise of the normal CLK, and the inverted data are read in accordance with the rise of inverted CLK.例文帳に追加

そして、通常ＣＬＫの立ち上がりに合わせて通常ＣＬＫを読み出し、反転ＣＬＫの立ち上がりに合わせて反転データを読み出す。 - 特許庁

A CLK generating section 17 generates a CLK on the basis of the signal received from the amplifier and thereafter transmits the CLK signal to the identification recovery section.例文帳に追加

ＣＬＫ生成部１７では増幅部から送出された信号を基にＣＬＫを生成した後、識別再生部にＣＬＫ信号を送出する。 - 特許庁

A DLL circuit 100 generates internal clocks CLK_-PF, CLK_-NF delayed by proper quantity, further, and generates internal clocks CLK_-FF, CLK_-SF which can drive the data output circuit after CAS latency from the inter clocks CLK_-PF, CLK_-NF based on an internal signal NZPCNT.例文帳に追加

ＤＬＬ回路１００は、外部クロックを適当量遅延した内部クロックＣＬＫ＿ＰＦ，ＣＬＫ＿ＮＦを生成し、さらに、内部信号ＮＺＰＣＮＴに基づいて、データ出力回路をＣＡＳレイテンシ後に駆動できる内部クロックＣＬＫ＿ＦＦ，ＣＬＫ＿ＳＦを内部クロックＣＬＫ＿ＰＦ，ＣＬＫ＿ＮＦから生成する。 - 特許庁

Further, the encryption apparatus inhibits encryption of the other data, that is, data ADF, DID, DBN, DC, CLK, ECC, CS.例文帳に追加

また、暗号化装置は、それ以外のデータ、即ち、ADF,DID,DBN,DC,CLK,ECC,CSの暗号化を禁止する。 - 特許庁

Inverters INV1-INV4 receive the drive pulse signal CLK to output signals ND1-ND4, respectively.例文帳に追加

インバータINV1〜INV4は、駆動パルス信号CLKを入力し、それぞれ信号ND1、ND2、ND4およびND4を出力する。 - 特許庁

A reference clock CLK (first clock CLK) is delayed by 1/4 cycle to form a second clock CLK2.例文帳に追加

基準ＣＬＫ（第１クロックＣＬＫ）を１／４周期遅延させ第２クロックＣＬＫ２を生成する。 - 特許庁

To securely fetch a serial data sin which is asynchronous with a clock clk, so as to convert into a parallel data dat[0]-dat[N-1].例文帳に追加

クロックclkとは非同期のシリアルデータsinを確実に取り込んでパラレルデータdat[0]〜dat[N-1]に変換する。 - 特許庁

Further, the data transmitting apparatus 1 embeds information of a clock signal clk in the serial data to be output.例文帳に追加

さらに、データ送信装置１は、出力するシリアルデータにクロック信号clkの情報を埋め込む。 - 特許庁

Since the CLK is an output of the synchronizing circuit 26, a phase error between the CLK and the iCLK can be kept within the permissible error.例文帳に追加

ＣＬＫは同期回路２６の出力なので、ｉＣＬＫとの位相誤差を許容誤差内にできる。 - 特許庁

In this data generating apparatus, a memory 54 supplies parallel data according to a frequency division clock D_CLK.例文帳に追加

メモリ５４は、分周クロックD_CLKに従って並列データを供給する。 - 特許庁

A variable frequency division circuit 101 inputs a clock signal Clk_a, and outputs a signal Do1 that is a frequency division of the clock signal Clk_a by a factor of P (P is an integer of two or greater) or P+1.例文帳に追加

可変分周回路１０１は、クロック信号Clk_aを入力し、クロック信号Clk_aに対するＰ（Ｐは２以上の整数）またはＰ＋１の分周した信号Do1を出力する。 - 特許庁

A crystal-precision master clock CLK_M is generated at a synk side, and CTSr is generated and transmitted to a source side by the master clock CLK_M, a TMDS clock received from the source side and a frequency dividing ratio value N.例文帳に追加

シンク側にてクリスタル精度のマスタークロックCLK_Mを生成し、このマスタークロックCLK_Mとソース側から受け取ったTMDSクロック及び分周比値Ｎにより、ＣＴＳｒを生成し、ソース側に送信する。 - 特許庁

An inverter 44 inverts the clock CLK.例文帳に追加

インバータ４４は、クロックＣＬＫを反転する。 - 特許庁

A clock signal with a frequency f_clk generated by a clock signal generator 10 in a clock signal transmission section 9 is given to a 1/N frequency divider 11, which converts the frequency of the clock signal into f_clk/N.例文帳に追加

クロック信号送信部９において、クロック信号発生器１０で生成される周波数ｆ_clk のクロック信号を１／Ｎ分周器１１に与え、周波数をｆ_clk／Ｎに変換する。 - 特許庁

The input circuit 2d is provided with a pair of transistors to which the signal CLK and the CLK bar are respectively inputted and outputs an externally positive-phase signal clkz amplified from an output node according to the operation of each transistor.例文帳に追加

入力回路２ｄは、外部相補信号CLK ，CLK バーがそれぞれ入力される一対のトランジスタを備え、各トランジスタの動作に基づいて、出力ノードから増幅した内部正相信号clkzを出力する。 - 特許庁

An input circuit outputting an internally complementary signal clkz and a clkz bar which respond to an externally complementary signal CLK and a CLK bar consists of input circuits 2d and 2e being as 1st and 2nd differential amplifier circuits.例文帳に追加

外部相補信号CLK ，CLK バーを応答した内部相補信号clkz，clkzバーを出力する入力回路は、第１，第２の差動増幅回路としての入力回路２ｄ，２ｅで構成される。 - 特許庁

A differential device 24 calculates a difference between an additional value of adding sample data, which are obtained by sampling an eye pattern with a Sample CLK, by four and a value obtained by delaying the additional value by one Sample CLK.例文帳に追加

差分器２４は、アイパタンをSample CLKでサンプリングして得られるサンプル・データを４個ずつ加算した加算値と該加算値を１Sample CLK分遅延した値との差分を求める。 - 特許庁

When the wavelength of the incident light L becomes a preset wavelength λref, the period clock generating means 80 outputs a period clock signal T_CLK.例文帳に追加

周期クロック生成手段８０は入射された光Ｌの波長が設定波長λｒｅｆになったとき、周期クロック信号Ｔ_CLKを出力する。 - 特許庁

The circuit 20 generates an enable signal sinenb for supplying the serial data sin by synchronizing a strobe signal stb using the clock clk.例文帳に追加

回路２０は、クロックclkによりストローブ信号stbを同期化して、シリアルデータsinをサンプリングするためのイネーブル信号sinenbを生成する。 - 特許庁

A clock modulating part 10 generates an output clock CLK_O by modulating a reference clock CLK_i in response to the modulated waveform signal MW.例文帳に追加

クロック変調部１０は、基準クロックＣＬＫ＿ｉを変調波形信号ＭＷに応じて変調して出力クロックＣＬＫ＿Ｏを発生する。 - 特許庁

At the source side, an audio clock CLK_Arg is obtained by the received CTSr, TMDS clock and frequency dividing ratio value N.例文帳に追加

ソース側では、受信したＣＴＳｒ、TMDSクロック、及び分周比値ＮによりオーディオクロックCLK_Argを得る。 - 特許庁

A hexadecimal counter 62 counts a clock CLK faster than the frequency division clock and the count is circulated by each period of the frequency division clocks.例文帳に追加

１６進カウンタ６２は、分周クロックよりも高速なクロックCLKをカウントし、分周クロックの周期毎にカウント値が循環する。 - 特許庁

Clock propagation drivers 11 and 12 inside a clock propagation circuit 10 stop propagation of a clock signal CLK, according to a clock stopping control signal SCS.例文帳に追加

クロック伝搬回路10内のクロック伝搬ドライバ11及び12は、クロック停止制御信号SCSに応じてクロック信号CLKの伝搬を停止する。 - 特許庁

A phase detector 30 detects a phase difference between the extracted clock signal CLK-B and a system clock signal CLK-S.例文帳に追加

位相検出部３０は、抽出されたクロック信号ＣＬＫ−Ｂとシステムクロック信号ＣＬＫ−Ｓとの位相差を検出する。 - 特許庁

A system clock CLK and a synchronizing signal SYN for operating head data are generated based on the counted value of the counter CPC.例文帳に追加

システムクロックCLK 及び、ヘッドデータ処理用同期信号HDSYN は、カウンタCPC の計数値に基づいて生成される。 - 特許庁

A variable frequency oscillator 40 varies a frequency f_0 of the cock signals CLK, /CLK based on output voltage VC of the comparator 30.例文帳に追加

可変周波数発振器４０は、比較器３０の出力電圧Ｖ_Cに基づいて、クロック信号ＣＬＫ，／ＣＬＫの周波数ｆ_0を可変する。 - 特許庁

A PLL114 receives the delay parallel data clock (DP_CLK) to generate the serial data clock (S_CLK).例文帳に追加

ＰＬＬ１１４は、遅延並列データ・クロック（ＤＰ＿ＣＬＫ）を受けて、直列データ・クロック（Ｓ＿ＣＬＫ）を生成する。 - 特許庁

A parallel serial conversion circuit 60 converts rearranged parallel data from the MUX 58 into serial data according to the clock CLK.例文帳に追加

並直列変換回路６０は、ＭＵＸ５８からの組み替え並列データをクロックCLKに従って直列データに変換する。 - 特許庁

The operational current controller CC performs control to increase an operational current to the second latch pair part L2 as the frequency of a clock CLK becomes low.例文帳に追加

動作電流制御部ＣＣは、クロック CLKの周波数が低いほど第２ラッチペア部Ｌ２に対する動作電流を増やすように制御する。 - 特許庁

The command (data) outputted from the host in synchronization with CLK is identified by a memory card 190, and a response is returned to the host.例文帳に追加

ホストからCLKに同期して出力されたコマンド（データ）はメモリカード190で識別されて、レスポンスをホストに返す。 - 特許庁

An AND gate 4 takes a logical product of NOT of a SCANTEST signal for switching between normal operation and a scan test mode and a CLK signal.例文帳に追加

ＡＮＤゲート４は通常動作とスキャンテストとのモードを切り替えるSCANTEST信号の否定とCLK信号との論理積をとる。 - 特許庁

Clock signals CLK and/CLK having inverted phases are applied to the other terminals of the capacitors CP1 and CP2.例文帳に追加

キャパシタＣＰ１およびＣＰ２の他方の端子には、それぞれ、互いに位相の反転したクロック信号ＣＬＫおよび／ＣＬＫが印加される。 - 特許庁

Among clk-dl 1-6 with shifted clock signal phases, the clk-dl 4 is fed as a reference clock signal to respective circuits and DIMM 16 and 17.例文帳に追加

クロック信号の位相をずらしたclk_dl１〜６のうち、clk_dl４を基準クロック信号として各回路及びＤＩＭＭ１６，１７に供給する。 - 特許庁

For example, the CPU clock CLK_CPU is set higher in speed than the bus clock CLK_BUS in order to perform the high-speed operation of the CPU.例文帳に追加

例えばＣＰＵの高速動作を行うために、ＣＰＵクロックＣＬＫ_ＣＰＵをバスクロックＣＬＫ_ＢＵＳよりも高速にする。 - 特許庁

A frequency modulator 13 applies frequency modulation to an FM carrier with a frequency f_c by using a signal with the frequency f_clk/N.例文帳に追加

ＦＭ変調器１３は周波数ｆ_clk ／Ｎの信号によって、周波数ｆ__c のＦＭ搬送波をＦＭ変調する。 - 特許庁

The phase shift between the first CLK and the second CLK is adjusted so as to obtain the best reproducing signal quality regarding jitters, error rate, or the like.例文帳に追加

第１ＣＬＫと第２ＣＬＫの位相ずれは、ジッタあるいはエラーレート等の再生信号品質が最良となるように調整される。 - 特許庁

An external clock signal EXT-CLK is transmitted to a memory core 50 as a clock signal CLK through first signal transmitting paths 34, 35.例文帳に追加

外部クロック信号ＥＸＴ＿ＣＬＫは、第１の信号伝達経路３４，３５を介して、メモリコア５０にクロック信号ＣＬＫとして伝達される。 - 特許庁

An N-dividing counter 104 divides a clock VCO_CLK of a VCO 103 and supplies a pulse signal Pn to a timing setting portion 105.例文帳に追加

Ｎ分周カウンタ１０４は、ＶＣＯ１０３のクロックVCO_CLKを分周し、パルス信号Ｐnをタイミング設定部１０５に供給する。 - 特許庁

The A/D12 executes sampling based on a first CLK, and the A/D14 executes sampling based on a second CLK.例文帳に追加

Ａ／Ｄ１２は第１ＣＬＫに基づきサンプリングし、Ａ／Ｄ１４は第２ＣＬＫに基づきサンプリングする。 - 特許庁

For example, CLK-B is connected to the reset terminal R of the counter A, and CLK-A is connected to the reset terminal R of the counter B.例文帳に追加

例えば、カウンタＡのリセット端子Ｒには、ＣＬＫ−Ｂを接続し、カウンタＢのリセット端子Ｒには、ＣＬＫ−Ａを接続する。 - 特許庁

The AND gate 5 gates the CLK signal with output of the OR gate and supplies it to the scan flip-flop.例文帳に追加

ＡＮＤゲート５はCLK信号をＯＲゲートの出力でゲートしてスキャンフリップフロップに供給する。 - 特許庁

The D-type flip-flop 13 reads the signal CMD_IN, based on a clock pulse CLK and outputs it as a signal S1 to a D-type flip-flop 14.例文帳に追加

Ｄ型フリップフロップ１３は、クロックパルスCLKに基づいて信号CMD_INを読み込み、信号S1としてＤ型フリップフロップ１４へ出力する。 - 特許庁

A clock CLK is applied to the first delay flip flop 51 and an inverted clock *CLK is applied to the second delay flip flop 52.例文帳に追加

第１の遅延フリップフロップ５１にはクロックＣＬＫが印加され、第２の遅延フリップフロップ５２には、反転クロック＊ＣＬＫが印加される。 - 特許庁

In this circuit, clock signals CLK and CLK inverted in phase from each other are applied to the one-side terminals of the capacitors CP1 and CP2.例文帳に追加

そして、キャパシタＣＰ１およびＣＰ２の一方端子には、それぞれ、互いに位相の反転したクロック信号ＣＬＫおよび／ＣＬＫが印加される。 - 特許庁

stime %lu Amount of time that this process has been scheduled in kernel mode, measured in clock ticks (divide by sysconf(_SC_CLK_TCK) . 例文帳に追加

stime %luプロセスのカーネルモードでの実行時間 (単位 jiffies)。 - JM