「N channel」に関連した英語例文の一覧と使い方(11ページ目) - Weblio英語例文検索

For example, a recess 2a is formed on the n^- type channel layer 2, and the p^+ type gate region 4 is formed in the recess 2a.例文帳に追加

例えば、ｎ^-型チャネル層２に凹部２ａを形成し、この凹部２ａ内にｐ^+型ゲート領域４を形成する。 - 特許庁

A channel layer 17 is made of an n-type group III nitride semiconductor and is provided on the embedded gate region 15.例文帳に追加

チャネル層１７は、ｎ型III族窒化物半導体からなり、また埋め込みゲート領域１５上に設けられる。 - 特許庁

An N-channel type transistor forming the inverter in a high voltage clock generation circuit is constituted of a depletion transistor.例文帳に追加

高電圧クロック発生回路内のインバータを形成するＮチャネル型トランジスタをデプレッショントランジスタで構成した。 - 特許庁

Similarly, the clock signal is supplied to a gate electrode and one end of the current path of an n-channel TFT 61a.例文帳に追加

同様に、ｎチャネルＴＦＴ６１ａのゲート電極と電流路の一端にクロック信号が供給される。 - 特許庁

Consequently, electrostatic that has entered from an electrical source terminal 1 passes through the n-channel transistor 3 to a ground line 1 (L2).例文帳に追加

これにより、電源端子１から入った静電気は、Ｎチャネルトランジスタ３を通してグランドライン１（Ｌ２）へ逃げる。 - 特許庁

To provide a technology for forming an n-channel MOSFET of sufficiently large on-current on an SOS substrate.例文帳に追加

オン電流が十分に大きいｎチャネルＭＯＳＦＥＴをＳＯＳ基板上に形成する技術を提供する。 - 特許庁

The high-speed OFF is obtained by discharging gate capacitor by an N-channel transistor which bypasses the RC display.例文帳に追加

高速「オフ」は、ＲＣディレイを迂回するＮチャネルトランジスタによってゲートキャパシタンスを放出することによって得られる。 - 特許庁

A plurality of the active elements 123 of the active matrix circuit are composed of an n-channel FET of an organic semiconductor.例文帳に追加

アクティブマトリックス回路の複数のアクティブ素子１２３は、有機半導体のｎチャネルＦＥＴで構成されている。 - 特許庁

The transistors TR11, TR13, and TR14 are of a p-channel type, and are respectively formed in a first, a second, and a third n-wells 51, 58, and 62.例文帳に追加

ＴＲ１１，ＴＲ１３，ＴＲ１４はＰチャネル型であり、それぞれ、第１，第２及び第３のＮウエル５１，５８，６２内に形成される。 - 特許庁

For example, comparatively small resistance 26 is connected between a source and a ground of the N-channel transistor 24.例文帳に追加

一実施例では、比較的小さな抵抗（２６）を、Ｎ−チャネル・トランジスタ（２４）のソースとアースとの間に結合する。 - 特許庁

In such a manner, the resistance of the N-channel MOS transistor 23 becomes sufficiently small, and a transfer efficiency of positive charges becomes higher.例文帳に追加

ＮチャネルＭＯＳトランジスタ２３の抵抗値が十分に小さくなり、正電荷の転送効率が高くなる。 - 特許庁

An n- drift layer 21 is formed on the surface of the channel area 15 by epitaxial growth in the horizontal direction (ELO).例文帳に追加

横方向（ＥＬＯ）エピタキシャル成長によりチャネル領域１５の表面からｎ^−ドリフト層２１を形成する。 - 特許庁

An N-channel transistor 110 is interposed between a third feeding line 103 and the second feeding line 102.例文帳に追加

Ｎチャネルトランジスタ１１０は、第３の給電線１０３と、第２の給電線１０２との間に介挿されている。 - 特許庁

The low potential supply circuit SUPG comprises an n-channel MOS FET(Field Effect Transister) TNG and a diode DIG.例文帳に追加

低電位供給回路ＳＵＰＧは、ｎ型ＭＯＳ電界効果トランジスタＴＮＧとダイオードＤＩＧとからなる。 - 特許庁

A channel region of a power device is adjacent to the buried region of p^+ silicon carbide and the n^+ region of the silicon carbide.例文帳に追加

パワーデバイスのチャネル領域が、ｐ^＋シリコンカーバイドの埋込み領域とシリコンカーバイドのｎ^＋領域に隣接する。 - 特許庁

Phase information S6 of the digital signals received by the SRCs 4-1 to 4-N of each channel is detected.例文帳に追加

各チャンネルのＳＲＣ４−１〜４−Ｎに入力したデジタル信号の位相情報Ｓ６を検出する。 - 特許庁

(3) The n^--type channel layer 7 is formed only on the inner wall of the trench 6 by selective epitaxial growth.例文帳に追加

▲３▼選択エピタキシャル成長法により、トレンチ６の内壁上にのみＮ^−型チャネル層７を形成する。 - 特許庁

(2) After forming the n^--type channel layer 7, the facet plane growth region 10 is removed by polishing or the like.例文帳に追加

▲２▼Ｎ^−型チャネル層７を形成した後、ファセット面成長領域１０を研磨等により除去する。 - 特許庁

A protrusion N for cleaning is provided near the instrument channel port 13 at a distal end of the endoscope 1.例文帳に追加

なお、この内視鏡１の先端部における鉗子孔１３の近傍には、洗浄用突起Ｎが、設けられている。 - 特許庁

When a P channel MOS transistor Q100 is turned on, the gate of an N channel MOS transistor Q200 is dropped to a ground level and a throughput current preventing transistor 3 (an N channel MOS transistor Q300) is provided to turn off the transistor Q200.例文帳に追加

ＰチャネルＭＯＳトランジスタＱ１００がオン状態のときにＮチャネルＭＯＳトランジスタＱ２００のゲートを接地レベルに落とし、これによってＮチャネルＭＯＳトランジスタＱ２００をオフ状態にする貫通電流防止用トランジスタ３（ＮチャネルＭＯＳトランジスタＱ３００）を設ける。 - 特許庁

The voltage supply circuit consists of a n-channel MOS transistor TR11 with low threshold voltage in which a drain is connected to the power source side and a p-channel MOS transistor TR12 in which a source is connected to a source of the n-channel MOS transistor TR11 and which supplies voltage vii from the drain to a load circuit.例文帳に追加

電源側にドレインが接続された低しきい値電圧のｎチャネルＭＯＳトランジスタＴＲ１１と、そのｎチャネルＭＯＳトランジスタＴＲ１１のソースとソースどうしが接続され、ドレインから負荷回路に電圧viiを供給するｐチャネルＭＯＳトランジスタＴＲ１２とからなる。 - 特許庁

A final frequency response estimate for N total subbands is derived by (1) setting low quality taps for the channel impulse response estimate to zero, (2) zero-padding the channel impulse response estimate to length N, and (3) performing an N-point FFT on the zero-padded channel impulse response estimate.例文帳に追加

Ｎ個のトータル・サブバンドに対する最終周波数応答推定値は、（１）チャネル・インパルス応答推定値に対する低い品質のタップをゼロに設定することによって、（２）チャネル・インパルス応答推定値を長さＮにゼロ・パディングすることによって、そして（３）ゼロ・パッドされたチャネル・インパルス応答推定値にＮ点ＦＦＴを実行することによって、導出される。 - 特許庁

N-channel type memory cell selecting MISFETs, having gate electrodes 9A (word lines WL) using a p^+ poly-SiGe film 9p are formed in a memory array, and n-channel MISFETs, having gate electrodes 9B using an n^+ poly-SiGe film 9n and p-channel MISFETs, having gate electrodes 9C using the p^+ poly-SiGe film 9p, are formed.例文帳に追加

ｐ^+ポリＳｉＧｅ膜９ｐをゲート電極９Ａ（ワード線ＷＬ）に用いたｎチャネル型のメモリセル選択用ＭＩＳＦＥＴをメモリアレイに形成し、ｎ^^+ポリＳｉＧｅ膜９ｎをゲート電極９Ｂに用いたｎチャネルＭＩＳＦＥＴおよびｐ^+ポリＳｉＧｅ膜９ｐをゲート電極９Ｃに用いたｐチャネルＭＩＳＦＥＴを形成する。 - 特許庁

In response to the low level output of an AND gate 451, an N-channel transistor 464 is brought into OFF state, and a P-channel transistor 462 is brought into ON state.例文帳に追加

ＡＮＤゲート４５１の出力がＬＯＷレベルとなことに応答して、Ｎチャネル・トランジスタ４６４がＯＦＦ状態となり、Ｐチャネル・トランジスタ４６２がＯＮ状態となる。 - 特許庁

In a semiconductor integrated circuit device, an n-channel transistor 1, a p-channel transistor 2, and an MOS type varactor element 3 are provided on the surface of a p-type substrate PSub.例文帳に追加

半導体集積回路装置において、Ｐ型基板ＰＳｕｂの表面にＮチャネルトランジスタ１、Ｐチャネルトランジスタ２及びＭＯＳ型バラクタ素子３を設ける。 - 特許庁

To stabilize the shapes of gate electrodes of an N-channel insulating gate type field effect transistor and a P-channel insulating gate type field effect transistor, of which gate electrode structures are different.例文帳に追加

ゲート電極構造が異なるＮｃｈ絶縁ゲート型電界効果トランジスタとＰｃｈ絶縁ゲート型電界効果トランジスタのゲート電極形状を安定化させる。 - 特許庁

First and second output buffers 4 and 5 are formed using two kinds of operational amplifiers, such as an N-channel operational amplifier and a P-channel operational amplifier, in which the number of elements is few.例文帳に追加

第１及び第２の出力バッファ４、５をそれぞれＮチャネル型オペアンプ、Ｐチャネル型オペアンプという素子数が少ない２種類のオペアンプを用いて形成する。 - 特許庁

Afterwards, the heavily-doped source/drain regions of the N-channel MOS and the P-channel MOS are formed and an MOS transistor in a high withstand voltage/LDD structure is formed.例文帳に追加

その後、ＮチャネルＭＯＳとＰチャネルＭＯＳとの高不純物濃度ソース・ドレイン領域を形成して、高耐圧・ＬＤＤ構造のＭＯＳトランジスタを形成する。 - 特許庁

This manufacturing method of MESFET comprises: a process (82) for forming an n-type channel part (28) on a substrate (20); and a process (84) for forming a p-type channel part (34) on the substrate.例文帳に追加

ＭＥＳＦＥＴの製造方法は、基板（２０）にｎ型チャンネル部（２８）を形成する工程（８２）と、基板にｐ型チャンネル部（３４）を形成する工程（８４）とを具備する。 - 特許庁

Two front-stag MOS transistor M1, M2 for charge transmission are configured in a N-channel pattern, and two rear-stage MOS transistor M3, M4 for charge transmission in a P-channel pattern.例文帳に追加

前段２つの電荷転送用ＭＯＳトランジスタＭ１、Ｍ２をＮチャネル型で構成し、後段２つの電荷転送用ＭＯＳトランジスタＭ３、Ｍ４をＰチャネル型で構成する。 - 特許庁

This introduces a positive fixed charge in the vicinity of a channel layer of the N-type CN-FET 2 more than in the vicinity of the channel layer of the P-type CN-FET 3.例文帳に追加

これにより、Ｎ型ＣＮ−ＦＥＴ２のチャネル層近傍において、Ｐ型ＣＮ−ＦＥＴ３のチャネル層近傍よりも多くの正の固定電荷が導入される。 - 特許庁

To provide a channel matrix arithmetic unit which can calculate channel matrices of all subcarriers within an OFDM symbol period and enables transmission reception antennas to be adaptive to an M×N system.例文帳に追加

全サブキャリアのチャンネル行列をＯＦＤＭシンボル周期内で計算でき，送受信アンテナがＭ×Ｎのシステムに対応できるチャンネル行列演算装置を提供する。 - 特許庁

Further, the current driving force of the P-channel MOS TR 6 is set about 1/10 time as large as that of an N-channel MOS TR 10 for discharging the node N6.例文帳に追加

また、ＰチャネルＭＯＳトランジスタ６の電流駆動力をノードＮ６を放電するためのＮチャネルＭＯＳトランジスタ１０の電流駆動力の１／１０程度にする。 - 特許庁

To provide a semiconductor memory in which n-channel type field effect transistors and p-channel type field effect transistors from memory cells respectively and a word line can be shared by the cells.例文帳に追加

ｎチャンネル型電界効果トランジスタとｐチャンネル型電界効果トランジスタとでメモリセルをそれぞれ形成し、ワード線を共用可能な半導体記憶装置を提供する。 - 特許庁

An N-type channel region 8 and a P-type region 7b in a periphery in the channel width direction are formed in a PMOSTFT on the right side in a CMOSTFT.例文帳に追加

ＣＭＯＳＴＦＴにおける右側のＰＭＯＳＴＦＴにおいて、Ｎ型のチャネル領域８とチャネル幅方向周辺にＰ型領域７ｂが形成されている。 - 特許庁

When the operating speed is so measured that the same is slower than a reference value, a second bump 42 is provided above the channel 26 of the n-channel electric field effect transistor 20.例文帳に追加

動作速度が基準値より遅いことが測定された場合に、Ｎチャネル形の電界効果トランジスタ２０のチャネル２６上方に第２のバンプ４２を設ける。 - 特許庁

Then, the channel area 380 consists of a P^- type gate semiconductor area 250, an N^- type berried channel area 260, and a P^- type body semiconductor area 252.例文帳に追加

そして、チャネル領域３８０は、Ｐ- 型ゲート半導体領域２５０と、Ｎ- 型埋込チャネル領域２６０、及びＰ- 型ボディ半導体領域２５２から構成される。 - 特許庁

In a right PMOSTFT in the CMOSTFT, an N-type channel region 8 is formed and a P-type region 7b is formed around a channel width direction.例文帳に追加

ＣＭＯＳＴＦＴにおける右側のＰＭＯＳＴＦＴにおいて、Ｎ型のチャネル領域８とチャネル幅方向周辺にＰ型領域７ｂが形成されている。 - 特許庁

A channel region 126 of the n-type inorganic transistor NT overlaps a channel region 106 of the p-type organic transistor PT at least partially in plan view.例文帳に追加

さらに、ｎ型無機トランジスタＮＴのチャネル領域１２６は、ｐ型有機トランジスタＰＴのチャネル領域１０６と、平面視において少なくとも部分的に重なっている。 - 特許庁

To obtain stable electrical characteristics of a semiconductor device in which an N-channel field-effect transistor and a P-channel field-effect transistor are formed on an identical substrate.例文帳に追加

Ｎチャネル型電界効果トランジスタとＰチャネル型電界効果トランジスタとが同一基板上に形成された半導体デバイスにおいて、安定した電気的特性を得る - 特許庁

Therefore, the threshold voltage of n-channel TFTs and p-channel TFTs can be made different between CMOS circuits of different driving voltages.例文帳に追加

従って、異なる駆動電圧のＣＭＯＳ回路の間において、Ｎチャネル型ＴＦＴ同士、Ｐチャネル型ＴＦＴ同士のしきい値電圧を相違させることができる。 - 特許庁

The highly precise pull-up/pull-down circuit 1 comprises P-channel transistors TP1, TP2, N-channel transistors TN1, TN2, a reference voltage source 11, and a control circuit 12.例文帳に追加

高精度プルアップ／プルダウン回路１は、ＰチャネルトランジスタＴＰ１，ＴＰ２と、ＮチャネルトランジスタＴＮ１，ＴＮ２と、参照電圧源１１と、制御回路１２とから構成される。 - 特許庁

Moreover, a transfer channel located in the photoelectric converter 7 and a transfer channel located in the n-type impurity region 5 under the gate electrodes 11b (11a) are flattened.例文帳に追加

また、光電変換部７に位置する転送チャネルと、ゲート電極１１ｂ（１１ａ）下のｎ型不純物領域５に位置する転送チャネルとが平坦化されている。 - 特許庁

To provide a semiconductor device wherein a p-channel MIS transistor and an n-channel MIS transistor both have a low threshold voltage, and to provide its manufacturing method.例文帳に追加

本発明は、ＰチャネルＭＩＳトランジスタとＮチャネルＭＩＳトランジスタ双方のしきい値電圧が低い半導体装置およびその製造方法を提供することを目的とする。 - 特許庁

To provide a semiconductor device wherein an n-channel MOS transistor of low leakage current and low threshold voltage and a p-channel MOS transistor are formed on one substrate.例文帳に追加

低リーク電流及び低閾値電圧のｎチャネルＭＯＳトランジスタとｐチャネルＭＯＳトランジスタとが一の基板に形成された半導体装置を実現できるようにする。 - 特許庁