「array processors」に関連した英語例文の一覧と使い方 - Weblio英語例文検索

Array processors are very powerful tools for handling problems with a high degree of parallelism 例文帳に追加

アレイ処理装置(プロセッサ)は,高度の並列要因を伴なう問題解決に非常に強力なツールである - コンピューター用語辞典

To provide a system (10) for calculating a convolution of a data function by a filter function by utilizing an array (12) of processors (14) including first and last processors.例文帳に追加

最初および最後のプロセッサを含む、プロセッサ（１４）のアレイ（１２）を利用して、フィルタ関数によるデータ関数の畳み込みを計算するシステム（１０）を提供すること。 - 特許庁

All the processors can equally write the binary variable 7 but the binary variable array 8 is limited in write areas for respective processors.例文帳に追加

２値変数７はすべてのプロセッサが公平に書き込みを行うことができるが、２値変数配列８には各プロセッサそれぞれが書き込み領域に制限が与えられている。 - 特許庁

The system (100) makes sharing of the cache data array at a high order level among the plurality of processors possible as shortening cache waiting time.例文帳に追加

システム(100)は、キャッシュ待ち時間を短縮しつつ、上位レベルのキャッシュデータアレイを複数のプロセッサ間で共有することを可能にする。 - 特許庁

The storage system includes a RAID adapter, a plurality of disc array processors managing a corresponding set of RAID storage drives, and a connection fabric.例文帳に追加

ストレージ・システムは、ＲＡＩＤアダプタと、対応する組のＲＡＩＤストレージ・ドライブを管理する複数のディスク・アレイ・プロセッサと、接続ファブリックを含む。 - 特許庁

Pin Grid Array or PGA packaging is the standard used for most second through fifth generation processors, starting with the Intel 80286 over a decade ago. 例文帳に追加

ピングリッドアレイ（PGA）パッケージングは、10年以上前のIntel 80286から始まって、ほとんどの第２世代から第５世代までのプロセッサが使っている標準である。 - コンピューター用語辞典

To provide a device for achieving broadcasting in a disk array controller where a plurality of processors and a shared memory are connected like a star.例文帳に追加

複数のプロセッサと共有メモリとの間をスター状に接続したディスクアレイ制御装置において、ブロードキャストを可能にする装置を提供することにある。 - 特許庁

The ultrasonic processor 102 is scalable and capable of using variety of processors, software and transducer array to form a number of different ultrasonic images.例文帳に追加

超音波プロセッサ１０２は、スケーラブルであり、プロセッサ、ソフトウェア及びトランスデューサアレイのバラエティを使用して、多数の異なる超音波画像を形成することができる。 - 特許庁

An L1 cache consisting of L1 data (a data array) and dir (a directory) are provided in processors IP0 to IPn, plural L2 caches are connected with the respective L1 caches and the L2 caches are connected with a main memory L3.例文帳に追加

処理装置IP0〜IPnには、L1 data(データアレイ)とdir(ディレクトリ)からなるL1キャッシュが設けられ、各L1キャッシュには複数のL2キャッシュが接続され、L2キャッシュは主メモリL3に接続される。 - 特許庁

An array W1 for storing a search vector s_i in an MGCR (modified generalized conjugate residuals) method as one of iterative solutions is decentralized and arranged on four processors PE(processing element) and an array W2 which contains a triangular matrix calculated by using a coefficient matrix A and s_i is arranged on each PE.例文帳に追加

反復解法の１つであるＭＧＣＲ法の探索ベクトルｓ_ｉを格納する配列Ｗ１は４台のＰＥに分散配置され、係数行列Ａとｓ_ｉを用いて計算された三角行列を格納する配列Ｗ２は各ＰＥに配置される。 - 特許庁

An array W1 for storing a search vector s_i in an MGCR (modified generalized conjugate residuals) method as one of iterative solutions is decentralized and arranged on four processors PE(processing element) (PE1-PE4) and an array W2 which contains a triangular matrix calculated by using a coefficient matrix A and s_i is arranged on each PE.例文帳に追加

反復解法の１つであるＭＧＣＲ法の探索ベクトルｓ_ｉを格納する配列Ｗ１は４台のＰＥに分散配置され、係数行列Ａとｓ_ｉを用いて計算された三角行列を格納する配列Ｗ２は各ＰＥに配置される。 - 特許庁

To provide a sorting processor which can rearrange data in complicated structure and an array of arbitrary number of pieces of data fast and is suitable to an integrated circuit such as an ASIC and a sorting process circuit using multiple sorting processors.例文帳に追加

複雑な構造のデータや任意個数からなるデータ列も高速に並べかえることができ、かつ、ＡＳＩＣなどの集積回路に適した、ソートプロセッサ及びそのソートプロセッサを複数用いたソート処理回路を提供する。 - 特許庁

Similarly, an input receiver 50 receives an input from a source outside the chip or outside the board and gives the signal to the whole N way multiplexers 90 and the multiplexers 90 give an input signal to each array of the emulation processors.例文帳に追加

同様に、入力レシーバが、チップ外又はボード外のソースから入力を受け取り、この信号をすべてのＮウエイ・マルチプレクサへ与え、これらのマルチプレクサは入力信号をエミュレーション・プロセッサの各アレイへ与える。 - 特許庁

Respective intra-group reception processors 441-44N are provided with delay and addition elements for receiving transducer signals corresponding to an echo from a transmission acoustic beam from the transducer element of a connected sub array and delaying and adding the received transducer signals.例文帳に追加

各グループ内受信プロセッサ４４は、接続されたサブアレイのトランスデューサ素子から、送信音響ビームからのエコーに呼応してトランスデューサ信号を受信し、受信したトランスデューサ信号を遅延させて加算する遅延及び加算素子を含む。 - 特許庁

To provide technology capable of distributing processing corresponding to requirement from another device without concentrating on a specific processor and efficiently executing the processing while adopting a configuration wherein a plurality of processors control one port part in a channel adapter of a disk array device.例文帳に追加

ディスクアレイ装置のチャネルアダプタで、１つのポート部を複数のプロセッサで制御する構成を採用しつつ、他装置からの要求に対応した処理を特定のプロセッサに偏らせずに分散して効率的に実行できる技術を提供する。 - 特許庁

The semiconductor memory device may include at least two shared memory areas commonly accessible by processors of the multiprocessor system through different ports and assigned with a predetermined memory capacity unit to a portion of a memory cell array.例文帳に追加

半導体メモリ装置において、少なくとも二つ以上の共有メモリ領域は、マルチプロセッサシステム内のプロセッサによりそれぞれ違うポートを通じて共有的にアクセスされ、メモリセルアレイの一部に予め設定されたメモリ容量単位に割当てられている。 - 特許庁

The RAID adapter starts a parity generating operation, parallel commands are dispatched to the array processors such that a partial parity value is respectively generated from each data block on a drive of each managed RAID storage drive, the partial parity value is received by the RAID adapter from each array processor, and the partial parity values are combined by the RAID adapter to generate a complete parity value.例文帳に追加

ＲＡＩＤアダプタはパリティ生成操作を開始し、管理される各ＲＡＩＤストレージ・ドライブのドライブ上のデータ・ブロックから部分的なパリティ値を各々生成するよう、並列命令がアレイ・プロセッサにディスパッチされ、部分的なパリティ値が各アレイ・プロセッサからＲＡＩＤアダプタで受信され、部分的なパリティ値がＲＡＩＤアダプタで結合されて、完全なパリティ値を生成する。 - 特許庁

To provide a multiprocessor array architecture which can provide a high degree of connectivity between processing elements within parallel arrays of processors while minimizing the wiring required to interconnect the processing elements and minimizing the communications latency encountered by inter-PE communications.例文帳に追加

プロセッサの並列アレイ内の処理エレメント間に高度の接続性を提供し、同時に、処理エレメントを相互接続するために必要な配線を最小限化し、かつＰＥ間通信が遭遇する通信待ち時間を最小限化することが可能な重プロセッサアレイのアーキテクチャを提供する。 - 特許庁

This array type processor independently has a data bus part 102 which has an array of processors connected by a programmable switch and mainly performs operation and a state transition management part 101 which facilitates the actualization of a state transition means and performs control and then they are actualized by constitution specified corresponding to the purposes of the processes, so that both operation and control are efficiently mounted and processed.例文帳に追加

プロセッサをアレイ状に並べたものをプログラマブルなスイッチで接続した構成をとり演算を主体として行うデータパス部１０２と、状態遷移手段の実現を容易とした構成をとり制御を行う状態遷移管理部１０１と、の二つを独立して持つことで、それぞれを処理目的に応じて特化した構成で実現し、演算と制御との両者を効率良く実装及び処理する。 - 特許庁