「chip layout」に関連した英語例文の一覧と使い方 - Weblio英語例文検索

PATTERN LAYOUT FOR HIGH FREQUENCY FLIP CHIP MOUNTING SUBSTRATE例文帳に追加

高周波フリップチップ実装基板のパターンレイアウト - 特許庁

CHIP LAYOUT DESIGN METHOD AND COMMON LIBRARY CELL例文帳に追加

チップレイアウト設計方法および共通ライブラリセル - 特許庁

To reduce the layout area of a semiconductor chip.例文帳に追加

半導体チップのレイアウト面積の削減を図る。 - 特許庁

SEMICONDUCTOR INTEGRATED CIRCUIT CHIP AND LAYOUT METHOD THEREOF例文帳に追加

半導体集積回路チップおよびそのレイアウト方法 - 特許庁

To reduce the chip layout area of a buffer circuit.例文帳に追加

バッファ回路のチップレイアウト面積の縮小化を図る。 - 特許庁

Net list and arrangement/wiring information of the chip is read (chip layout reading means 105).例文帳に追加

チップのネットリスト、配置配線情報を読込む（チップレイアウト読込み手段１０５）。 - 特許庁

The layout includes blocks that partition a chip area of the design.例文帳に追加

レイアウトはデザインのチップ領域を区分けするブロックを含む。 - 特許庁

The chip size can be reduced by appropriate layout.例文帳に追加

また、適正なレイアウトによりチップサイズを縮小することができる。 - 特許庁

SEMICONDUCTOR DEVICE AND METHOD FOR DESIGNING LAYOUT ON SEMICONDUCTOR CHIP例文帳に追加

半導体装置及び半導体チップ上レイアウト設計方法 - 特許庁

To provide a layout density verification method for chip capable of minimizing errors of density check in a verification stage after chip layout.例文帳に追加

チップレイアウト後の検証段階での密度チェックのエラーを極力なくすことができるチップのレイアウト密度検証方法を提供する。 - 特許庁

To provide an oligomer probe array chip based on an analysis-friendly layout.例文帳に追加

分析親和的レイアウトに基づくオリゴマープローブアレイチップを提供する。 - 特許庁

To suppress the increase of the area of a chip, and to reduce the number of times of repeated layout and design man-hours for timing convergence in chip layout.例文帳に追加

チップの面積増大を抑制し、また、チップレイアウト時のタイミング収束のために繰り返しレイアウトする回数と設計工数を削減する。 - 特許庁

To provide a layout for a temperature sensor that accurately detects a chip temperature.例文帳に追加

チップ温度を正確に検出する温度センサのレイアウトを提案する。 - 特許庁

To provide a technique and structure applicable for making the layout design of an edge pad type chip by utilizing a layout of a center pad type chip.例文帳に追加

センターパッド型チップのレイアウトを利用してエッジパッド型チップのレイアウト設計を行うために適用可能な技術・構成を提供すること。 - 特許庁

To provide a multi-chip package for increasing the degree of freedom of arrangement and layout of each IC chip for composing the multi-chip package.例文帳に追加

マルチチップパッケージを構成する各ＩＣチップのパッドの配列、配置の自由度を高くする構成のマルチチップパッケージを提供する。 - 特許庁

A lithography simulation is carried out with respect to the chip layout data (22), and anticipation layout data (23) after photo-resist exposure is generated.例文帳に追加

チップレイアウトデータ（２２）に対してリソグラフィシミュレーションを実施し、フォトレジスト露光後の予想レイアウトデータ（２３）を生成する。 - 特許庁

SEMICONDUCTOR DEVICE AND METHOD FOR FORMING PAD LAYOUT OF FLIP CHIP SEMICONDUCTOR DIE例文帳に追加

フリップチップ半導体ダイのパッドレイアウトを形成する半導体素子および方法 - 特許庁

To provide a wiring layout capable of improving the reliability of signal lines without increasing chip area.例文帳に追加

チップ面積を拡大することなく信頼性の高い配線レイアウトを実現する。 - 特許庁

Prediction simulation of electrical characteristics is performed with respect to an expected final layout output by lithography simulation of the chip layout data.例文帳に追加

チップレイアウトデータのリソグラフィシミュレーションにより出力される出来上がり予想レイアウトに対し、電気特性の予測シミュレーションを行う。 - 特許庁

After layout in IC layout processing, the integration density is calculated from a real chip size and automatically stored in the data base 40.例文帳に追加

また、ＩＣレイアウト処理でレイアウト後、実際のチップサイズから集積密度を算出し、データベース４０に自動的に記憶する。 - 特許庁

To shorten the manufacturing period of an LSI chip and reduce the manufacturing cost of the LSI chip by simply and efficiently designing the layout of the LSI chip.例文帳に追加

簡単かつ効率的なＬＳＩチップのレイアウト設計をおこなうことにより、ＬＳＩチップの製造期間の短縮化および製造コストの低廉化を図ること。 - 特許庁

To make a chip size small by reducing the layout area of a memory cell array of a semiconductor memory.例文帳に追加

半導体メモリのメモリセルアレイのレイアウト面積を小さくし、チップサイズを小さくする。 - 特許庁

To provide an acceleration sensor chip for facilitating layout in a package and having satisfactory detection sensitivity.例文帳に追加

パッケージ内でのレイアウトを容易にし、なおかつ検出感度が良好な加速度センサチップ。 - 特許庁

METHOD OF MANUFACTURING CHIP COMPONENT, LAYOUT METHOD OF ELEMENTS, AND METHOD OF MANUFACTURING IMAGE DISPLAY DEVICE例文帳に追加

チップ部品の製造方法、素子の配列方法及び画像表示装置の製造方法 - 特許庁

To offer a layout which ensures the stable supply of a power supply potential with no increase of chip size.例文帳に追加

チップサイズの増大なく、電源電位を安定供給するレイアウトを提案する。 - 特許庁

This enables shortening of the reading time, while preventing the increase in chip layout areas.例文帳に追加

これにより、チップレイアウト面積の増大を防ぎつつ読出し時間の短縮化が可能になる。 - 特許庁

LSI CHIP LAYOUT DESIGNING METHOD AND PROGRAM MAKING COMPUTER PERFORM THE METHOD例文帳に追加

ＬＳＩチップのレイアウト設計方法およびその方法をコンピュータに実行させるプログラム - 特許庁

To provide a semiconductor chip in which the degree of freedom of layout of bumps can be increased.例文帳に追加

バンプのレイアウトの自由度の増大を図ることができる半導体チップを提供する。 - 特許庁

To provide a layout method of a semiconductor integrated circuit used when the layout of the semiconductor integrated circuit is designed for a chip and a block as an object, capable of contracting the TAT of the layout by changing sizes of the chip and the block in the middle of the layout without starting over the layout from beginning.例文帳に追加

チップやブロックを対象として半導体集積回路のレイアウト設計を行う場合に用いる半導体集積回路のレイアウト方法に関し、レイアウトを最初からやり直すことなく、レイアウト途中でチップやブロックのサイズ変更を行うことができるようにし、レイアウトのＴＡＴを短縮化することができるようにする。 - 特許庁

To provide the layout design method of a semiconductor integrated circuit in which a chip size can be reduced, a program and a layout design device.例文帳に追加

チップサイズを縮小可能な半導体集積回路のレイアウト設計方法、プログラム、及びレイアウト設計装置を提供すること。 - 特許庁

To provide a nonvolatile semiconductor storage device having low current consumption and a small chip layout area.例文帳に追加

低消費電流でかつ小チップレイアウト面積の不揮発性半導体記憶装置を提供する。 - 特許庁

To reduce wasteful power consumption by an LSI chip and the period of layout designing.例文帳に追加

ＬＳＩチップの無駄な電力消費の抑制およびレイアウト設計期間の短縮化を図ること。 - 特許庁

The layout data of the chip of a semiconductor memory cell are divided into a peripheral circuit and a memory cell matrix.例文帳に追加

半導体記憶素子のチップのレイアウトデータを周辺回路とメモリセルマトリックスに分割する。 - 特許庁

To suppress useless power consumption of an LSI chip and to shorten a layout design period.例文帳に追加

ＬＳＩチップの無駄な電力消費の抑制およびレイアウト設計期間の短縮化を図ること。 - 特許庁

To improve a package density by enhancing degrees of freedom of a chip layout in a semiconductor device.例文帳に追加

半導体装置におけるチップレイアウトの自由度を向上させて実装密度の向上を図る。 - 特許庁

To improve S/N while suppressing an increase in power consumption and an increase in chip layout area.例文帳に追加

消費電力の増加とチップレイアウト面積の増加を抑制しつつ、Ｓ／Ｎ比を改善する。 - 特許庁

To improve the packaging density by improving the degree of freedom of chip layout on the semiconductor device.例文帳に追加

半導体装置におけるチップレイアウトの自由度を向上させて実装密度の向上を図る。 - 特許庁

In this way, the degree of freedom of chip layout and the degree of freedom of lead layout on a substrate 3 can be improved, and the packaging density can be improved on the substrate of the chip-laminated semiconductor device (a memory card).例文帳に追加

これにより、チップレイアウトの自由度と基板３のリードレイアウトの自由度を向上させることができ、チップ積層タイプの半導体装置（メモリカード）における基板上での実装密度を向上できる。 - 特許庁

This can enhance the degrees of freedom of a chip layout and a lead layout of a substrate 3 to improve the package density on the substrate in a chip lamination type-semiconductor device (memory card).例文帳に追加

これにより、チップレイアウトの自由度と基板３のリードレイアウトの自由度を向上させることができ、チップ積層タイプの半導体装置（メモリカード）における基板上での実装密度を向上できる。 - 特許庁

Then, after the layout data of the whole chip is made, the layout data (A) is mirror-reversed in the whole chip before being transcribed to a mask for photolithography for manufacture and reverse mask data (E) is formed anew.例文帳に追加

そして、チップ全体のレイアウトデータまで組み上げた後、このレイアウトデータ（Ａ）を製造のためのフォトリソグラフィー用のマスクに転写する前に、チップ全体で左右反転し、反転マスクデータ（Ｅ）を新たに作成する。 - 特許庁

A semiconductor chip 110 of the semiconductor device has a core transistor region 112, an I/O-cell layout region 114, and a pad layout region 116.例文帳に追加

半導体装置の半導体チップ１１０は、コアトランジスタ領域１１２と、Ｉ／Ｏセル配置領域１１４と、パッド配置領域１１６とを有する。 - 特許庁

The chip layout is arranged in a square chip region, and the first and second layouts L1, L2 configure LSIs operating independently.例文帳に追加

チップレイアウトは、方形のチップ領域内に配置され、第１及び第２のレイアウトＬ１，Ｌ２は、それぞれ独立に動作するＬＳＩを構成する。 - 特許庁

To obtain a layout designing method, in which by lowering the production cost of a chip to a minimum, the area of a wiring channel is reduced to a minimum, and the chip area of a semiconductor integrated circuit is reduced.例文帳に追加

配線チャネルの面積を最小にすることで半導体集積回路のチップ面積を最小にしチップの製造コストを下げる。 - 特許庁

The reference chip is compared with the pattern of the inspection chip, and a defect generation place where a pattern defect can be easily generated is specified in the layout (S3 to S5).例文帳に追加

リファレンスチップと検査チップのパターンを比較し、レイアウト内においてパターン欠陥が生じやすい欠陥発生箇所を特定する（Ｓ３〜Ｓ５）。 - 特許庁

To provide a layout design method of a semiconductor integrated circuit device in which increase in chip size can be suppressed.例文帳に追加

チップサイズの増大を抑制できる半導体集積回路装置のレイアウト設計方法を提供する。 - 特許庁