「clock line」に関連した英語例文の一覧と使い方 - Weblio英語例文検索

Accordingly, the clock information can be transmitted without preparing the additional clock line separated from the data line.例文帳に追加

したがって、データ線と分離した別途のクロック線がなくても、クロック情報を伝送することができる。 - 特許庁

Similarly, a clock is extracted from a line 2 to obtain a clock of 8k(y) through a frequency divider.例文帳に追加

同様に回線2からクロックを抽出し分周器を通して8k(y)を得る。 - 特許庁

A clock is extracted from a line 1 to obtain a clock of 8k(x) through a frequency divider.例文帳に追加

回線1からクロックを抽出し、分周器を通して8k(x)のクロックを得る。 - 特許庁

The clock/start signal is transmitted to the line sensor camera through one signal line.例文帳に追加

クロック・スタート信号は、１本の信号線でラインセンサカメラ側へ伝送される。 - 特許庁

To facilitate timing adjustment by using a clock from a PLL circuit for a shift clock to unify a clock line.例文帳に追加

シフトクロックにＰＬＬ回路からのクロックを用いることでクロックラインを単一にしてタイミング調整を容易にする。 - 特許庁

The clock-detecting circuit 80 detects whether the clock is transferring via a differential clock signal line.例文帳に追加

クロック検出回路８０は、差動クロック信号線を介してクロックが転送されているか否かを検出する。 - 特許庁

A line clock is formed to print a printing line on a recording carrier.例文帳に追加

印刷ラインを記録担体上に印刷するためにラインクロックが形成される。 - 特許庁

The communication ECUs 10 and 40 then receive the clock signal through the clock communication line 5.例文帳に追加

そして、通信ＥＣＵ１０，４０は、クロック通信線５からクロック信号を受信する。 - 特許庁

Furthermore, a clock line 13 is connected to a plurality of clock pads 5 with the fuse 8 in-between.例文帳に追加

さらに、クロックライン１３をヒューズ８を介して複数のクロックパッド５に接続する。 - 特許庁

In order to make uniform the capacity of clock line over the entire region between a signal line and a long distance clock line 112 generating a clock skew or a part thereof, that region is shielded by a power supply or ground line.例文帳に追加

クロックスキューが生じる長距離用のクロック幹線１１２と信号配線間の全領域または一部分をクロック配線容量を均一にするために、電源またはグランド線でシールドする。 - 特許庁

LEAK INTEGRATION AVERAGE CIRCUIT AND TRANSMISSION LINE CLOCK REPRODUCING CIRCUIT例文帳に追加

リーク積分平均化回路及び伝送路クロック再生回路 - 特許庁

a clock that moves on the basis of the wave frequency of a spectral line 例文帳に追加

スペクトル線の周波数を基準として動作する時計 - EDR日英対訳辞書

A selector 24 selects the DCS clock (a) or the transmission line extracted clock (b) and the selected clock is given to a phase locked oscillator PLO 26 as a clock (c).例文帳に追加

ＤＣＳクロックａ及び伝送路抽出クロックｂの一方がセレクタ２４で選択され、クロックｃとして位相同期発振器ＰＬＯ２６に入力する。 - 特許庁

The clock-detecting circuit 80 compares receiving clock CKIN from the clock receiver circuit 20 with a free-running clock OSCK from the free-running clock generating circuit 70, and detects whether the clock is transferring via a differential clock signal line.例文帳に追加

クロック検出回路８０は、クロックレシーバ回路２０からの受信クロックＣＫＩＮと自走クロック生成回路７０からの自走クロックＯＳＣＫを比較し、差動クロック信号線を介してクロックが転送されているか否かを検出する。 - 特許庁

A clock buffer with a clock stop function is inserted into a clock line connected to a flip-flop to be controlled for a clock stop individually by using a clock tree construction tool for inserting a clock buffer into the clock line so that clocks to be supplied to the flip-flops in an integrated circuit device are synchronized.例文帳に追加

集積回路装置内のフィリッププロップに供給されるクロックの同期がとれるように、クロックラインにクロックバッファを挿入するクロックツリー構築ツールを用いて、個別にクロック停止の制御を行いたいフィリッププロップに接続されたクロックラインに、クロック停止機能付きクロックバッファを挿入する。 - 特許庁

The structure of the intra-hierarchy clock line tree to the terminals 14-21 for clock input is the same.例文帳に追加

クロック入力用端子１４〜２１に対する階層内クロックラインツリー２２の構造は同じである。 - 特許庁

In the case of forming the clock signal line 12 in the lowermost wiring layer or forming a wiring layer under the clock signal line 12, no signal line is wired in an area just under the clock signal line 12.例文帳に追加

クロック信号線１２を最下層の配線層に設けるか、あるいはクロック信号線１２の下に配線層がある場合には、その下層の配線層の、クロック信号線１２の真下の領域には、信号線を配線しない。 - 特許庁

One line of image data is written into the writable line memory in accordance with the external clock.例文帳に追加

１ラインの画像データは外部クロックを従って書き込み可能なラインメモリに書き込む。 - 特許庁

The master station 1 outputs a clock signal synchronized with each bit of data output to the data line Ld to the clock line Lk.例文帳に追加

マスタ局１は、データ線Ｌｄに出力するデータのビット毎に同期したクロック信号をクロック線Ｌｋに出力する。 - 特許庁

The length of the clock transmission line between the clock input ports 15 and 25 is set in the same length as that of the data transmission line 3.例文帳に追加

また、クロック入力端１５，２５間のクロック伝送線の線長は、データ伝送線３の線長と同じに設定する。 - 特許庁

Then, one bus line (CLK) is dedicated for a clock signal.例文帳に追加

従って、１つのバスライン（ＣＬＫ）はクロック信号に専用である。 - 特許庁

To adjust the frequency of a received clock signal on-line.例文帳に追加

受信クロック信号の周波数の調整をオンラインで行う。 - 特許庁

To attain synchronization of serial communication without increasing a signal line in addition to a clock signal line and a data signal line.例文帳に追加

クロック信号線及びデータ信号線以外に信号線を増やすことなく、シリアル通信の同期を可能とする。 - 特許庁

A delay line (702) includes a clock input, a delay line output, and a delay line bias input.例文帳に追加

遅延線（７０２）はクロック入力端と、遅延線出力端と、遅延線バイアス入力端とを有している。 - 特許庁

The data receiver includes: the data line; the clock line; and a means for supplementing missing clocks on the clock line, and consecutively receives data on the data line by using the clocks on the clock line and the clocks supplemented by the supplementing means.例文帳に追加

データ受信装置は、データラインと、クロックラインと、前記クロックライン上のクロック抜けを補填する手段と、を有し、前記クロックライン上のクロックと前記補填する手段により補填されたクロックとを用いて、前記データライン上のデータを継続して受信する。 - 特許庁

To minimize phase jumps that occur when lines are switched in a clock supply circuit for selecting one from among a plurality of line clocks and obtaining a clock synchronizing the selected line clock.例文帳に追加

複数の回線クロックから１つを選択し、これに同期したクロックを得るクロック供給回路において、回線の切り替え時に発生する位相ジャンプを最小に抑える。 - 特許庁

METHOD FOR REDUCING CLOCK SIGNAL AND DATA TIME SKEW IN CLOCK SIGNAL AND DATA SEPARATION TYPE SERIAL DATA COMMUNICATION SYSTEM COMPOSED OF MULTIDROP SYSTEM AND MAKING CLOCK SIGNAL TRANSMISSION LINE SINGLE LINE例文帳に追加

マルチドロップ方式で構成されたクロック信号・データ分離型シリアルデータ通信方式におけるクロック信号・データタイムスキューの低減方法とクロック信号伝送線の単線化 - 特許庁

METHOD FOR SWITCHING EXTRACTION TRANSMISSION LINE OF NETWORK SYNCHRONOUS CLOCK AND COMMUNICATION DEVICE例文帳に追加

網同期クロック抽出伝送路切替方法および通信装置 - 特許庁

Clock lines for transmitting the clocks to the registers are bundled into a single clock line 30.例文帳に追加

また、これらのクロックを各レジスタ等に伝達するクロックラインは、１本のクロックライン３０にまとめられる。 - 特許庁

In the power supply transmitter 20, adjustment is performed so as to turn a potential difference between the clock pair signal line 40 and the sync pair signal line 50 to 48 V when serial signals are not transmitted to the clock pair signal line 40 and clock signals are sent to the clock pair signal line 40 in the state.例文帳に追加

電源供給送信機２０では、クロックペア信号線４０にシリアル信号が送信されていないとき、クロックペア信号線４０とシンクペア信号線５０の電位差が４８Ｖになるように調整されており、この状態で、クロックペア信号線４０にクロック信号を送るようにしている。 - 特許庁

A clock control part 8 supplies a clock signal via a clock signal line 9 for only the reception channels to which the selected satellites are allotted.例文帳に追加

クロック制御部８は、選定したＧＰＳ衛星を割り当てる受信チャネルのみにクロック信号線９を介してクロック信号を供給する。 - 特許庁

A 1st data latch, a 2nd data latch, a 1st shift register, a 2nd shift register, a 1st clock line, and a 2nd clock line are N-multiplexed, respectively.例文帳に追加

第１のデータラッチ、第２のデータラッチ、第１のシフトレジスタ、第２のシフトレジスタ、第１のクロックライン、第２のクロックラインがそれぞれＮ重化される。 - 特許庁

When DST starts (the "start" line), the local wall clock leaps from 1:59to 3:00. 例文帳に追加

DST の開始の際 ("start" の並び) ローカルの壁時計は 1:59 から3:00 に飛びます。 - Python

Additionally, by inputting a clock pulse into the clock line, an output logical value is propagated to the scanning chain.例文帳に追加

さらに続いて、クロック線にクロックパルスを入力することによって、スキャンチェインに出力論理値を伝播させる。 - 特許庁

The retransmission apparatus 20 frequency-divides clock M on a transmission line to be decreased by a factor of integer to generate modulation clock.例文帳に追加

再送信装置２０は、伝送路のクロックＭを整数分の１に分周して変調用クロックを生成する。 - 特許庁

A clock reproducing device 24 of a data receiver 20 reproduces a clock from a signal which is received from a transmission line 16.例文帳に追加

データ受信装置２０のクロック再生装置２４は、伝送路１６からの受信信号からクロックを再生する。 - 特許庁

The serial bus (2) comprises a serial signal line (2A), a clock signal line (2B), and a strobe signal line (2C) to transmit a strobe signal.例文帳に追加

シリアルバスを、シリアル信号線（２Ａ）、クロック信号線(２Ｂ)、及びストローブ信号を伝達するストローブ信号線(２Ｃ)により構成する。 - 特許庁

A power supply line 15 or a ground line 16 of a reference cell is used as a shield line and the clock signal line 12 and shield lines 11 between which the clock signal line 12 is held are wired in a wiring layer just under the power supply line 15 or the like on a position just under the power supply line 15 or the like.例文帳に追加

標準セルの電源線１５または接地線１６をシールド線として利用するとともに、この電源線等のすぐ下の配線層で、電源線等の真下に、クロック信号線１２と、クロック信号線１２を両側から挟むシールド線１１を配線する。 - 特許庁

In the midst of clock extraction by a line number A with priority 1 registered in a clock extract line priority table, when a fault management section 6 detects a clock error, the section 6 gives an instruction of a changeover request of the clock extract destination to a clock control section 7.例文帳に追加

クロック抽出回線優先テーブル５に登録されている優先度１の回線番号Ａでクロック抽出している最中に、障害管理部５が、クロック異常を検出すると、クロック制御部７に対してクロック抽出先の切替え要求の指示をだす。 - 特許庁

When it is detected that the clock is not transferred via the differential clock signal line, receiving a free-running clock OSCK from the free-running clock generating circuit 70, the clock receiver circuit 20 outputs the free-running clock OSCK to the logic circuit block 30, in place of a receiving clock CKIN.例文帳に追加

クロックレシーバ回路２０は、自走クロック生成回路７０から自走クロックＯＳＣＫを受け、差動クロック信号線を介してクロックが転送されていないことが検出された場合には受信クロックＣＫＩＮの代わりに自走クロックＯＳＣＫをロジック回路ブロック３０に出力する。 - 特許庁

The power consumption calculating means calculates a first power consumption and a second power consumption when clock gating cells are arranged on the sides of a clock source and a clock sink on a clock line.例文帳に追加

消費電力算出手段は、クロック線上における、クロックゲーティングセルをクロックソース側及びクロックシンク側に配置した場合の第１及び第２の消費電力を算出する。 - 特許庁

The clock transmission control part 42 transmits the clock to the clock transmission line 41 so as to transmit the clock in the same direction as a data transmission direction shown by a transmission direction control signal Sc and makes the clock returning from the clock transmission line input to a termination resistor 43 with the same value as that of a characteristic impedance of the data transmission line.例文帳に追加

クロック送出制御部４２は、伝送方向制御信号Ｓｃが示すデータの伝送方向と同じ方向にクロックが伝送するようにクロック伝送線４１へクロックを送出すると共に、クロック伝送線から戻ってきたクロックをデータ伝送線の特性インピーダンスと同一値の終端抵抗４３に入力させる。 - 特許庁

In the memory card 1 accessed from a host apparatus 20, a clock input circuit 69 receives a first clock signal from the host apparatus 20 via a clock line.例文帳に追加

ホスト機器２０からアクセスされるメモリカード１において、クロック入力回路６９は、ホスト機器２０からクロックラインを介して第１クロック信号を受け取る。 - 特許庁

A clock line 3 for supplying the clock signal to the logic circuit 2 is formed so as to constitute annular clock main lines 3a, etc., on the substrate 6.例文帳に追加

上記クロック信号をロジック回路２に供給するためのクロックライン３を円環状のクロック幹線３ａ…を有するように基板６上において形成する。 - 特許庁

SEMICONDUCTOR INTEGRATED CIRCUIT DEVICE AND METHOD FOR ROUTING CLOCK LINE AND RECORDING MEDIUM例文帳に追加

半導体集積回路装置及びクロック配線方法並びに記録媒体 - 特許庁