「dck」に関連した英語例文の一覧と使い方 - Weblio英語例文検索

According to the obtained mean value, a decoding clock generator 56 varies the frequency of a decoding clock DCK.例文帳に追加

求めた平均値に基づいて復号クロックＤＣＫの周波数を復号クロック発生器５６により変化させる。 - 特許庁

A random number delay circuit 26 outputs an H level of delay signal DCK within one cycle of a signal CLK, in answer to the H level of signal CLK, and also changes the delay time of the delay signal DCK at random.例文帳に追加

乱数遅延回路２６は、Ｈレベルの信号ＣＬＫに応答して該信号ＣＬＫの１周期内にＨレベルの遅延信号ＤＣＫを出力するとともに、その遅延信号ＤＣＫの遅延時間をランダム的に変更する。 - 特許庁

An external clock generating circuit 18 is arranged outside a panel 33 to supply the second clock signal DCK from the outside.例文帳に追加

外部クロック生成回路１８がパネル３３の外部に配され、第２のクロック信号ＤＣＫを外部から供給する。 - 特許庁

An output circuit 25 generates a division clock signal DCK by synthesizing the first division signal RCK and the second division signal FCK.例文帳に追加

出力回路２５は、第１分周信号ＲＣＫと第２分周信号ＦＣＫを合成して分周クロック信号ＤＣＫを生成する。 - 特許庁

The electronic key 2 executes an operation of the acquired intermediate data Dck with the second conversion equation F2(x) so as to register the intermediated data subjected to the operation as a secret key 16.例文帳に追加

電子キー２は、取得した中間データＤckを第２変換式Ｆ２(ｘ)により演算して、これを秘密鍵１６として登録する。 - 特許庁

A timing control circuit 14 generates the vertical synchronizing signals VD and the horizontal synchronizing signals HD based on the frequency division clock DCK.例文帳に追加

タイミング制御回路１４は、分周クロックＤＣＫに基づいて垂直同期信号ＶＤ及び水平同期信号ＨＤを生成する。 - 特許庁

An external timing generator holds timing signals HST, HCK and DCK which are supplied to a horizontal driving circuit 17 in the display panel 33 during the precharge period.例文帳に追加

外部のタイミングジェネレータは、プリチャージ期間で表示パネル３３の水平駆動回路１７に供給するタイミング信号ＨＳＴ，ＨＣＫ，ＤＣＫをホールドする。 - 特許庁

Thereafter, the PMOS 6 is turned off by a delay clock signal DCK, and the input changeover switch 2 is also switched to a reference voltage Vr side.例文帳に追加

その後、遅延クロック信号ＤＣＫによってＰＭＯＳ６がオフになると共に、入力切替スイッチ２は基準電圧Ｖｒ側に切り替えられる。 - 特許庁

The controller 200 controls a phase difference in a data clock signal DCK or the like and the picture signal DA to be given to the liquid crystal panel 600.例文帳に追加

コントローラ２００は、この調整量指示信号に応じて、液晶パネル６００に与えるべきデータクロック信号ＤＣＫ等と映像信号ＤＡとの位相差を調整する。 - 特許庁

For this purpose, a clock generating means 89 generates a clock signal HCK used as the operating reference of the horizontal drive circuit 17, and a clock signal DCK having a pulse wider than the HCK.例文帳に追加

この為、クロック生成手段８９は、水平駆動回路１７の動作基準となるクロック信号ＨＣＫと、これに対してパルス幅が長いクロック信号ＤＣＫを生成する。 - 特許庁

An internal clock generating circuit 19 is formed in a panel 33, and supplies the first clock signal HCK to the horizontal drive circuit 17 on the basis of the second clock signal DCK.例文帳に追加

内部クロック生成回路１９がパネル３３の内部に形成され、第２のクロック信号ＤＣＫに基づいて第１のクロック信号ＨＣＫを水平駆動回路１７に供給する。 - 特許庁

A logical circuit 101 transmits data inputted from another logical circuit 103 via wiring DATA 107 to a logical circuit 102 and transmits a system clock SCK via wiring DCK 115 to the logical circuit 102.例文帳に追加

論理回路101は他の論理回路103から入力したデータを配線ＤＡＴＡ107を介して論理回路102に送ると共にシステムクロックＳＣＫを配線ＤＣＫ115を介して論理回路102に送る。 - 特許庁

The logical circuit 102 delays the signal C5 transmitted through the DCK by a distributing circuit 117 only by almost the half of the cycle of the SCK, and inputs it as a signal C6 to an FF 109, and sets data D3 at the FF 109 synchronously with the C6.例文帳に追加

論理回路102ではＤＣＫで送られた信号C5を分配回路117でＳＣＫのほぼ半周期だけ遅らせて信号C6としてＦＦ109に入力し、データD3をC6に同期してＦＦ109にセットする。 - 特許庁

Then, in a fixed period just after the rising (or falling) of a reference clock DCK, currents are allowed to flow through the fixed current source of the driving part of the impedance converting part by using a control signal CONT1.例文帳に追加

そして基準クロックＤＣＫの立ち上がり（又は立ち下がり）の直後の一定期間、コントロール信号ＣＯＮＴ１を用いて、インピーダンス変換部の駆動部が有する定電流源に電流を流す。 - 特許庁

Then, the frequency dividing circuit becomes operable just before the rising of the system clock signal SCK after the reset signal/RST becomes "H", and a frequency division clock signal DCK is synchronized with the system clock signal SCK.例文帳に追加

従って、リセット信号／ＲＳＴが“Ｈ”となった後、システムクロック信号ＳＣＫの立ち上がりの直前に分周回路が動作可能となり、分周クロック信号ＤＣＫはシステムクロック信号ＳＣＫに同期する。 - 特許庁

A horizontal driving circuit 13 synthesizes a frequency division clock DCK for which the reference clock MCK is frequency divided by a frequency divider circuit 15 and generates a horizontal transfer clock ϕh at the timing corresponding to horizontal synchronizing signals HD.例文帳に追加

水平駆動回路１３は、水平同期信号ＨＤに従うタイミングで、分周回路１５によって基準クロックＭＣＫが分周された分周クロックＤＣＫを合成して水平転送クロックφhを生成する。 - 特許庁

A timing control circuit 20 delays rising of a second clock signal HCK by just a first clock signal DCK to generate sampling control signals HCTN and HCTNB, and outputs the control signals to a horizontal scanning circuit 11.例文帳に追加

タイミング制御回路２０は第２のクロック信号ＨＣＫの立ち上がりを第１のクロック信号ＤＣＫ分遅延させたサンプリング制御信号ＨＣＴＮ、ＨＣＴＮＢを生成し、水平走査回路１１に出力する。 - 特許庁

When the count value CNT is 1, the selection signal SEL is 'L', and a clock signal CLK divided into halves by a frequency divider part 16 is selected by the selection part 17 and is outputted as a display clock signal DCK.例文帳に追加

カウント値ＣＮＴが１になると、選択信号ＳＥＬが“Ｌ”となり、分周部１６で１／２に分周されたクロック信号ＣＬＫが選択部１７で選択されて表示クロック信号ＤＣＫとして出力される。 - 特許庁

When the electronic key is manufactured, the writer 17 transmits a registration code Ccd to the electronic key 2 while the writer itself generates intermediate data Dck by executing an operation of the registration code Ccd with the first conversion equation F1(x) so as to transmit the intermediate data to the electronic key 2.例文帳に追加

電子キー製造時、書き込み器１７は登録コードＣcdを電子キー２に送るとともに、自身は登録コードＣcdを第１変換式Ｆ１(ｘ)により演算して中間データＤckを生成し、これを電子キー２に送る。 - 特許庁

Moreover, according to a setting by a user, a style setting data SS(DBi) for specifying style data DCk(k=1-m) to be simultaneously reproduced and tone setting data VS(DBi) for setting a manual timber are stored according to the song data.例文帳に追加

また、ユーザ設定により、ソングデータＤＡｉに対応して、同時再生すべきスタイルデータＤＣｋ（ｋ＝１〜ｍ）を指示するスタイル設定データＳＳ（ＤＢｉ）や、マニュアル音色を設定するための音色設定データＶＳ（ＤＢｉ）を記憶しておく。 - 特許庁

An analog/digital converter circuit 16 normalizes the image signal Y_1(t) in response to a sampling clock DCK with the same period as a horizontal transfer period and applies analog/digital conversion to data corresponding to the information by two pixels in the unit of one pixel.例文帳に追加

Ａ／Ｄ変換回路１６は、水平転送周期と同じの周期のサンプリングクロックＤＣＫに応答して画像信号Ｙ1(t)を規格化し、２画素分の情報に対応するデータを１画素単位でＡ／Ｄ変換する。 - 特許庁

Then, according to the style setting data SS, the style data DCk corresponding to the song data DAi are simultaneously reproduced with the song data DAi, or manual performance is carried out with timber data based on the tone setting data VS together with the reproduction of the song data DAi.例文帳に追加

そして、スタイル設定データＳＳにより、ソングデータＤＡｉに対応するスタイルデータＤＣｋをソングデータＤＡｉと同時に再生し、或いは、ソングデータＤＡｉの再生と共に音色設定データＶＳに基づく音色データによりマニュアル演奏をする。 - 特許庁

The horizontal drive circuit 17 has shift registers 21 which carry out a shift action synchronizing with the HCK and successively output a shift pulse from each shift stage, and a sampling switch group 22 which samples the DCK in response to the shift pulse and successively generates a sampling pulse.例文帳に追加

水平駆動回路１７は、ＨＣＫに同期してシフト動作を行い各シフト段からシフトパルスを順次出力するシフトレジスタ２１と、順次出力されるシフトパルスに応答してＤＣＫを抜き取ってサンプリングパルスを順次生成する抜取スイッチ群２２とを有する。 - 特許庁

The signal line-driving circuit 2, the scanning line-driving circuit 3, and the DCK-PLL circuit 6 are stopped when a driving control signal supplied from the pause control circuit 9 is at a low level, and are driven when the supplied driving control signal is at a high level.例文帳に追加

上記信号線駆動回路２、走査線駆動回路３及び上記ＤＣＫ−ＰＬＬ回路６は、休止制御回路９から供給された駆動制御信号がローレベルのときに停止状態となり、供給された駆動制御信号がハイレベルのときに駆動状態となる。 - 特許庁

A clock delay circuit 30 composed of a plurality of cascade-connected delay elements 31a-31c and a selector 32 and selectively outputting delay clock signal DCK according to delay control signal DCN is provided on a clock supply route to a specified block 20 such as ROM.例文帳に追加

ＲＯＭ等の特定ブロック２０へのクロック供給経路上に、縦続接続された複数の遅延素子３１ａ〜３１ｃとセレクタ３２で構成されて遅延制御信号ＤＣＮに従って遅延クロック信号ＤＣＫを選択出力するクロック遅延回路３０を設ける。 - 特許庁

Control is thus performed to properly vary the frequency of a reception-side decoding clock DCK even when the line uses a network where the variance in packet delay is always large and the data amount does not show a normal distribution, thereby evading an overflow and an underflow of the reception-side buffer 114.例文帳に追加

このように制御することで、パケット遅延のばらつきが常時大きくてデータ量が正規分布を示さないネットワークを利用する回線の場合であっても、受信側の復号クロックＤＣＫの周波数を適切に変化させることができ、受信側のバッファ１１４におけるオーバーフローやアンダーフローが回避される。 - 特許庁

Further, an external clock generating circuit 18 which, provided outside a panel 33, externally supplies the first clock signal HCK to a horizontal drive circuit 17, and an internal clock generating circuit 19 which, formed inside the panel 33, internally supplies the second clock signal DCK to the horizontal drive circuit 17, are arranged.例文帳に追加

又、パネル３３の外部に配され第１のクロック信号ＨＣＫを外部的に水平駆動回路１７に供給する外部クロック生成回路１８と、パネル３３の内部に形成され第２のクロック信号ＤＣＫを内部的に水平駆動回路１７に供給する内部クロック生成回路１９とが配されている。 - 特許庁

An operation clock DCK of the signal generation part 27A generated by a digital function generator 28 is stepwise reduced at a prescribed rate as the zone number increases according to the zone number detected by the track/zone position detecting part 25A, and the time base of the laser output control signal and the laser deflection control signal are stepwise reduced.例文帳に追加

ディジタル関数発生器２８が発生する信号発生部２７Ａの動作クロックＤＣＫは、トラック／ゾーン位置検出部２５Ａで検出されたゾーン番号に応じて、ゾーン番号が大きくなるに従い、所定の割合で段階的に小さくされ、レーザ出力制御信号とレーザ偏向制御信号の時間軸が段階的に縮小される。 - 特許庁

Therefore, even in case that the timing of a signal S3 rising to the H level is delayed behind the timing of the H level of signal CLK being inputted into the set terminal S of an FF circuit 27, the FF circuit 27 is reset by the H level of delay signal DCK that is inputted prior to the H level of signal CLK, and an output transistor T1 is switched off.例文帳に追加

このため、ＦＦ回路２７は、ノイズ等によって信号Ｓ３がＨレベルに立ち上がるタイミングがＦＦ回路２７のセット端子ＳにＨレベルの信号ＣＬＫが入力されるタイミングよりも遅れた場合においても、そのＨレベルの信号ＣＬＫに先だって入力されるＨレベルの遅延信号ＤＣＫによりリセットし、出力用トランジスタＴ１がオフする。 - 特許庁