「memory cell array」に関連した英語例文の一覧と使い方(38ページ目) - Weblio英語例文検索

The method for forming the memory cell array comprises the step of forming a first floating gate region 42 between isolation regions 45 in a semiconductor substrate, the step of selectively forming a second floating gate region 48 only on the first floating gate region 42, the step of forming a dielectric layer 51 on at least the second floating gate region 48, and the step of forming a control gate layer 52 on the dielectric layer 51.例文帳に追加

アレイの形成方法は、半導体基板内のアイソレーション領域45間に、第1浮遊ゲート領域42を形成するステップと、第1浮遊ゲート領域42上のみに、第2浮遊ゲート領域48を選択的に形成するステップと、少なくとも第2浮遊ゲート領域48上に誘電層51を形成するステップと、誘電層51上に制御ゲート層52を形成するステップとを含む。 - 特許庁

The semiconductor storage device includes: a reference voltage creating circuit 10 for generating a plate voltage to be supplied to a memory cell array; a plate voltage supplying terminal 20 for supplying the plate voltage from the outside; and a switching circuit 30 for switching the supply of the plate voltage from the plate voltage creating circuit and the supply of the plate voltage from the outside through the above plate voltage supplying terminal.例文帳に追加

メモリセルアレイに供給するプレート電圧を発生する基準電圧生成回路１０と、外部からプレート電圧を供給するためのプレート電圧供給端子２０と、前記プレート電圧発生回路からのプレート電圧供給と前記プレート電圧供給端子を通しての外部からのプレート電圧供給を切替える切替回路３０を有する。 - 特許庁

This semiconductor memory has a bus section and a latch section, the bus section and the latch section are coupled to a corresponding block sense amplifier in the block sense amplifier array to reduce the required number of main data line, plural cell data provided respectively from the block sense amplifier are received in parallel, and they are transmitted in series to a corresponding one main data line in time division manner.例文帳に追加

この半導体メモリ装置は、パス及びラッチ部を有し、該パス及びラッチ部は、前記メインデータラインの必要個数を減らすため、前記ブロックセンスアンプアレイ内の対応するブロックセンスアンプと連結されており、前記ブロックセンスアンプからそれぞれ提供される前記複数個のセルデータを並列に受信し、対応する一つのメインデータラインに時分割的に直列伝送する。 - 特許庁

A VPP generating circuit 100 included in a semiconductor integrated circuit comprises a VPP dividing circuit 10 dividing boosting voltage VPP, a VDDA dividing circuit 11 dividing array voltage supplied to a memory cell array region, a VREFD generating circuit 12 generating reference voltage VREFD based on an output of the VDDA dividing circuit 11, and a comparator section 13 comparing reference voltage VREFD with voltage VPPn outputted by the VPP dividing circuit 10.例文帳に追加

本発明に係る半導体集積回路に含まれるＶＰＰ発生回路１００は、昇圧電圧ＶＰＰを分割するＶＰＰ分割回路１０、メモリセルアレイ領域に供給するアレイ電圧を分割するＶＤＤＡ分割回路１１、ＶＤＤＡ分割回路１１の出力に基づき基準電圧ＶＲＥＦＤを発生するＶＲＥＦＤ発生回路１２、および基準電圧ＶＲＥＦＤとＶＰＰ分割回路１０の出力する電圧ＶＰＰｎとを比較するコンパレータ部１３とを含む。 - 特許庁

The NAND flash memory device includes: a cell array including a plurality of pages; a page buffer storing program data of the plurality of pages; a data storage circuit providing program verification data to the page buffer; and a control unit programming the plurality of pages without program verification operation and performing a program verification operation on the plurality of pages by using the program verification data.例文帳に追加

本発明によるＮＡＮＤフラッシュメモリ装置は、複数のページを有するセルアレイと、前記複数のページのプログラムデータを格納するページバッファと、プログラム検証データを前記ページバッファに提供するためのデータ格納回路と、プログラム検証動作なしに前記複数のページをプログラムし、前記プログラム検証データを用いて前記複数のページに対するプログラム検証動作を行うための制御ユニッと、を含む。 - 特許庁