「memory cell array」に関連した英語例文の一覧と使い方(36ページ目) - Weblio英語例文検索

Output signal lines of word line drivers in the second word line driver region WD2 are electrically connected to word lines WL on the memory cell array CA through third metal wirings M3 formed so as to cross the address signal line region RA.例文帳に追加

そして、第２のワード線ドライバ領域ＷＤ２におけるワード線ドライバの出力信号線は、アドレス信号線領域ＲＡを跨ぐように形成された第３の金属配線Ｍ３を介して、メモリセルアレイＣＡ上のワード線ＷＬと電気的に接続されている。 - 特許庁

Additionally, the level control signals /CS[0] and /CS[1] are set to L and H levels, respectively, for setting only the potential of the power supply line VM[1] lower than the power supply potential VDD, thus reducing the power consumption when read operation is made in the memory cell array 110A.例文帳に追加

また、レベル制御信号／ＣＳ［０］，／ＣＳ［１］をそれぞれＬレベル，Ｈレベルに設定して電源線ＶＭ［１］の電位のみ電源電位ＶＤＤより低くすることにより、メモリセルアレイ１１０Ａの読出し動作時における消費電力を低減することができる。 - 特許庁

Next, a sector erase test is performed, by which the data stored in a selected sector among the plurality of sectors are erased within the sector erase guarantee time, and a data holding test is performed for the second memory cell array (20;20-1) in performing the sector erase test.例文帳に追加

次に、セクタ消去保証時間内に複数のセクタのうちの選択セクタに格納されたデータを消去するセクタ消去テストを実行し、セクタ消去テストが実行されているときに、第２メモリセルアレイ（２０；２０−１）に対するデータ保持テストを実行する。 - 特許庁

In a regular memory cell array, a data line is independently provided to the redundant row circuit and the redundant column circuit respectively, and redundant column relieving is performed by changing selectively connection of each data input/output line and a global data bus.例文帳に追加

正規メモリセルアレイ、ロウ冗長回路７０およびコラム冗長回路８０のそれぞれに対して独立にデータ線が設けられ、各データ入出力線とグローバルデータバスとの接続を選択的に変更することによって冗長列救済が実行される。 - 特許庁

The page buffer includes a sense node selectively connected to the bit line of the memory cell array, a first main latch selectively connected to the sense node, a main latch circuit including a second main latch, and a latch input node selectively connected to the first and second main latches.例文帳に追加

ページバッファはメモリセルアレイのビットラインに選択的に連結される感知ノードと、感知ノードに選択的に連結される第１メインラッチと、第２メインラッチを含むメインラッチ回路と、第１及び第２メインラッチノードに選択的に連結されるラッチ入力ノードを含む。 - 特許庁

When an active command for activating the specific row(line) of the memory cell array 22 is impressed, a control signal ϕ1 is validated after fixed delay equivalent to a time rRCD until a read command is impressed, and generated in each cycle of the clock CLK.例文帳に追加

制御信号φ１はメモリセルアレイ２２の特定のロウを活性化させるアクティブコマンドが印加された場合に、リードコマンドが印加されるまでの時間ｔＲＣＤに相当する固定遅延ののちに有効化され、以後はクロックＣＬＫのサイクル毎に生成される。 - 特許庁

A memory cell array 11 includes an opened data area 11A allowing writing, deleting, and reading; and a key data area 11C for storing key information to be used in determining whether the writing and reading to the opened data area 11A are permitted or prohibited.例文帳に追加

メモリセルアレイ１１は、書込み、消去、及び読み出し可能な公開データ領域１１Ａと、公開データ領域１１Ａに対する書込み、及び読み出しを許可するか禁止するかの判定に用いる鍵情報を記憶する鍵データ領域１１Ｃとを備える。 - 特許庁

Accordingly, it is possible to minimize the distances of wirings 21-2 and 21-4 from the input/output control circuit 20 to the pads 13 and 16 and to make the distances of the wirings 21-2 and 21-4 equal and thus to minimize the read time of the memory cell array 17.例文帳に追加

そのため、入出力制御回路２０からパッド１３及び１６までの配線２１−２，２１−４の距離を最短、且つ、配線２１−２と２１−４の距離を同距離にすることができ、メモリセルアレイ１７の読み出し時間を最短にすることができる。 - 特許庁

To provide a non-volatile semiconductor storage device which suppresses increase in a current consumption caused by a transient current due to a potential change of a bit line and a word line when a high-integrated memory cell array is shifted among each operational mode of reading, writing, and erasure.例文帳に追加

高集積化されたメモリセルアレイにおいて、読み出し、書き込み、消去の各動作モード間の移動の際に、ビット線とワード線の電位変化に伴う過渡電流によって生じる消費電流増加を抑制する不揮発性半導体記憶装置を提供する。 - 特許庁

Then, in read operation, the sub-bit lines 1, 2, of unselected sub-arrays and 4-6 are connected via n-channel transistors 22a, 22d, 22e while each sub-bit line is connected to ground wires 24a, 24b arranged at both the ends of the memory cell array 1.例文帳に追加

そして、読み出し動作時に、ｎチャネルトランジスタ２２ａ、２２ｄおよび２２ｅを介して、選択されていないサブアレイのサブビット線１と２および、４〜６を接続して、それぞれ、メモリセルアレイ１の両端に配置された接地配線２４ａおよび２４ｂに接続する。 - 特許庁

Data read through a main bit line MBL from a memory block 2 having a memory cell array constituted of a dynamic type storage element are amplified by a sense amplifier circuit and latched by a latch circuit 12, and only one of outputs from a plurality of tristate buffers 13 to receive the output of the latch circuit is set so as to become a state to be outputted.例文帳に追加

ダイナミック型記憶素子からなるメモリセルアレイを有するメモリブロック２からメインビット線ＭＢＬを通して読み出されるデータを、センスアンプ回路１１で増幅してラッチ回路１２でラッチし、ラッチ回路の出力を入力とする複数のトライステートバッファ１３からの出力のうち、一つのみを出力可能状態に設定する。 - 特許庁

A semiconductor memory device is constituted so that main bit lines 31 or main word lines 32 are arranged so as to cross perpendicularly to bit lines 22 or word lines 29 and a main bit line selector 35 or a main word line selector 38 is arranged at the outside of a memory cell array 16 for selecting a main bit line or a main word line.例文帳に追加

ビット線２２またはワード線２９に直交するようにメインビット線３１またはメインワード線３２を配置して、メインビット線またはワードビット線を選択するためのメモリセルアレイ１６の外側にメインビット線セレクタ３５またはメインワード線セレクタ３８をメモリセルアレイの外側に配置するように、半導体記憶装置１０を構成する。 - 特許庁

By electrically connecting an n-channel type MISFETQs in the direct peripheral circuit arranged in close to a memory array and a common source line PN_1 via a pad layer 16 composed of the same conductive film as that of a storage electrode 15 of the memory cell, the aspect ratio of a contact hole 22 formed at the upper part of the pad layer 16 is reduced.例文帳に追加

メモリアレイに近接して配置した直接周辺回路のｎチャネル型ＭＩＳＦＥＴＱｓと共通ソース線ＰＮ_１との接続を、メモリセルの蓄積電極１５と同一の導電膜で構成したパッド層１６を介して電気的に接続することにより、パッド層１６の上部に形成するコンタクトホール２２のアスペクト比を小さくする。 - 特許庁

N-channel type memory cell selecting MISFETs, having gate electrodes 9A (word lines WL) using a p^+ poly-SiGe film 9p are formed in a memory array, and n-channel MISFETs, having gate electrodes 9B using an n^+ poly-SiGe film 9n and p-channel MISFETs, having gate electrodes 9C using the p^+ poly-SiGe film 9p, are formed.例文帳に追加

ｐ^+ポリＳｉＧｅ膜９ｐをゲート電極９Ａ（ワード線ＷＬ）に用いたｎチャネル型のメモリセル選択用ＭＩＳＦＥＴをメモリアレイに形成し、ｎ^^+ポリＳｉＧｅ膜９ｎをゲート電極９Ｂに用いたｎチャネルＭＩＳＦＥＴおよびｐ^+ポリＳｉＧｅ膜９ｐをゲート電極９Ｃに用いたｐチャネルＭＩＳＦＥＴを形成する。 - 特許庁

To enhance the capacitor characteristics by preventing scratch of a lower electrode due to CMP, and ensuring uniformity of the thickness of a capacity insulating film in the memory cell array and in the lower electrode, in the manufacturing method of a semiconductor memory device in which the capacity insulating film of ferroelectric, or the like, is formed as a component of a capacitor by application of a liquid material.例文帳に追加

半導体記憶装置のキャパシタの構成要素として、強誘電体等の容量絶縁膜を液状材料の塗布により形成する製造方法において、ＣＭＰによる下部電極へのスクラッチ防止と、容量絶縁膜膜厚のメモリセルアレイ内、下部電極内での均一性を実現し、キャパシタ特性を向上させる。 - 特許庁

In this semiconductor memory, the sense amplifier circuit amplifying a potential of bit lines BL, /BL in a memory cell array is constituted of a current mirror type amplifier(C-AMP) and a latch type amplifier(L-AMP) connected to the next stage of the sense amplifier.例文帳に追加

一方、ラッチ型センスアンプ回路は、高速で低消費電流であるという利点を有するものの、ビット線対の微小振幅をラッチ回路１段で増幅するため、プロセスばらつきによりセンスアンプ回路を構成するＭＯＳＦＥＴの特性がばらついたり内部ノードの寄生容量がアンバランスになると、安定した動作特性が得られ難いという問題点があった。 - 特許庁

In the contact program type mask ROM where the drain contact of a part of cell transistors in a memory cell array is connected to a bit line 1 through a repeating pattern 3 and a via plug 2, adjacent via plugs are connected to a bit-line direction wiring layer 3a in common when a plurality of via plus connected to the same bit line are continuously adjacent in the bit line direction.例文帳に追加

メモリセルアレイにおける一部のセルトランジスタのドレインコンタクトが中継用パターン部３とビアプラグ２を経てビット線１に接続されるコンタクトプログラム方式のマスクROM において、同一ビット線に接続される複数のビアプラグがビット線方向に連続して隣り合う場合に、隣り合うビアプラグがビット線方向の配線層３ａにより共通に接続されている。 - 特許庁

The memory device is provided with a multilevel cell array including a plurality of multilevel cells, a programming unit for programming a first data page in the plurality of multilevel cells and a second data page in the multilevel cell where the first data page is programmed, and a program level stabilization unit for stabilizing a program level of the first data page or the second data page.例文帳に追加

本発明の実施形態に係るメモリ装置は、複数のマルチレベルセルを含むマルチレベルセルアレイと、複数のマルチレベルセルに第１データページをプログラムし、第１データページがプログラムされたマルチレベルセルに第２データページをプログラムするプログラミング部と、第１データページまたは第２データページに対するプログラムレベルを安定化するプログラムレベル安定化部とを備えることができる。 - 特許庁

In the auxiliary cell array 2, write-in and read-out of 1/2 VBLH is performed for the memory cell, decision by majority of sense output of an auxiliary sense amplifier circuit 9 is performed by a decision by majority circuit 11, a high level potential VDWLH supplied to a dummy word line driving circuit 5 is generated by a VDWLH generating circuit 13 in accordance with the result.例文帳に追加

補助セルアレイ２において、メモリセルに１／２ＶＢＬＨの書き込みと読み出しを行い、多数決回路１１により補助センスアンプ回路９のセンス出力の多数決をとって、その結果に応じてＶＤＷＬＨ発生回路１３によりダミーワード線駆動回路５に供給される高レベル電位ＶＤＷＬＨを発生させる。 - 特許庁

A semiconductor memory device comprises a memory cell array 1 in which block is constituted of one or a plurality of memory cells being a unit of erasing data and which has a plurality of normal blocks BLK and a plurality of redundancy blocks RBLK, and a replacing circuit 7 replacing a defective block by the normal block when the number of defective blocks in the normal block BLK exceed the number of redundancy blocks RBLK.例文帳に追加

半導体記憶装置は、データ消去の単位となる１或いは複数のメモリセルからブロックが構成され、且つ複数のノーマルブロックＢＬＫと、複数のリダンダンシーブロックＲＢＬＫとを有するメモリセルアレイ１と、前記ノーマルブロックＢＬＫ内の不良ブロックの数が前記リダンダンシーブロックＲＢＬＫの数を超えた場合に、前記不良ブロックを前記ノーマルブロックに置き換える置換回路７とを含む。 - 特許庁

A semiconductor random access memory device with the characteristics of having the matrix of memory cells (C11) that includes the first MIS element (QW11), the drain (3) or the source (4) of the first MIS element (QW11) and the second MIS element (QR11) formed above the first MIS element (QW11), gate input capacity information storage capacitor (CS11) for the second MIS element (QW11). In the matrix of the memory array, the drain of the said first MIS element (QW11) electrically connected to the drain of the second MIS element (QW11), … connecting so that the data line (D1) orthogonally to sense (S1) and word (W1) lines of the each memory cell of the array. 例文帳に追加

第１のMIS素子（Qｗ11）と、第１のMIS素子（Qｗ11）のソース及びドレインのいずれか一方の領域をゲートとして用いて前記第１のMIS素子（Qｗ11）の上に積み重ね形成された第２のMIS素子（QR11）と、この第２のMIS素子（QR11）のゲート入力容量である情報蓄積用のキャパシタ（Cｓ11）とを有したメモリセル（C11）をマトリックス状に配列したメモリアレイにおいて前記第１のMIS素子（Qｗ11）のドレインを第２のMIS素子（QＲ11）のドレインと電気的に結合して、……、データ線（D1）をメモリアレイの各メモリセル間にセンス線（S1）及びワード線（W1）に直交するように配線することを特徴とする半導体ランダムアクセスメモリ装置。 - 特許庁

After that, a long linear concave part 218 in a narrow direction of a gap between the capacitors 216 two dimensionally arranged in the memory cell array region is formed on the insulating film 217 so as to run through on the plurality of capacitors 216, and then the surface of the insulating film 217 is made flat by the CMP method.例文帳に追加

次に、メモリセルアレイ領域において2次元状に配置されているキャパシタ216同士の間隔が狭い方向に長いライン状の凹部218を、複数のキャパシタ216上を通るように、絶縁膜217に形成した後、絶縁膜217の表面をＣＭＰ法により平坦化する。 - 特許庁

A data register control part 4 includes a data register group, where a pixel data group of a one-line portion of the magnified/reduced image data is temporarily stored, and controls that the pixel data group is inputted/outputted to/from the data register group as the preprocessing for storing the picture data into the memory cell array.例文帳に追加

データレジスタ制御部４は、拡大／縮小後の画像データの１ライン分の画素データ群を一時的に蓄積するデータレジスタ群を含み、メモリセルアレイへの画像データの格納の前処理として当該データレジスタ群に対する画素データ群の入出力を制御する。 - 特許庁

A metal silicide film is formed only on the surface of the gate electrode out of the source, drain diffusion layer, and gate electrode of the first transistor of a memory cell array, and a metal silicide film is formed on the surfaces of the source, drain diffusion layer, and gate electrode of the second transistor of a logic circuit.例文帳に追加

また、メモリセルアレイ部の第１のトランジスタは、ソース、ドレイン拡散層及びゲート電極のうちゲート電極の表面のみに金属シリサイド膜が形成され、ロジック回路部の第２のトランジスタは、ソース、ドレイン拡散層及びゲート電極の表面に金属シリサイド膜が形成される。 - 特許庁

To provide a semiconductor storage device which can store and hold ≥2 bits in spite of fining, can operate stably with a small circuit area and can prevent circuit malfunctions due to the small current to be supplied to a memory cell array and a portable electronic device using the same.例文帳に追加

微細化しても２ビット以上の記憶保持ができ、かつ、小さい回路面積で安定した動作ができ、メモリセルアレイに供給する電流が小さいことに起因する回路誤動作を防止できる半導体記憶装置およびそれを用いた携帯電子機器を提供する。 - 特許庁

Combination of magnitude of a relieving region defined as a range in which replacement of defective elements are permitted by one redundant element in a memory cell array and the number of redundant elements used for replacing a defective element in one relieving region is set by only connection change of wirings.例文帳に追加

メモリセルアレイのなかで一つの冗長エレメントにより不良エレメント置換が許容される範囲として定義される救済領域の大きさと、その一つの救済領域内の不良エレメント置換に供される冗長エレメントの数との組み合わせが、配線の接続変更のみにより設定される。 - 特許庁

Although the SRAM 110 is generally provided with a multi-memory cell composed to a matrix of the column and row having a plurality of corresponding word lines and bit lines, the SRAM array 110 shows only a single row having 1st, 2nd and 3rd columns 112, 114 and 116 in a figure for the purpose of simplifying the description.例文帳に追加

一般に、SRAM110は、対応する多数のワードライン及びビットラインを有するカラムとローのマトリックスに編成されたマルチメモリセルを有するが、図１では、説明を簡単にするために、SRAMのアレー110は、第１、第２及び第３のカラム112、114、116を有する単一のローのみを示している。 - 特許庁

When either of a pair of dummy word lines DWL0, DWL1 arranged in a memory cell array is selected, minute potential difference is generated between bit lines BLZ and BLX by capacitive coupling between the dummy word lines DWL0, DWL1 and the bit lines BLZ, BLX.例文帳に追加

メモリセルアレイ内に配設されている一対のダミーワード線ＤＷＬ０，ＤＷＬ１のいずれかを選択すると、ダミーワード線ＤＷＬ０，ＤＷＬ１とビット線ＢＬＺ，ＢＬＸとの間の容量結合によりビット線ＢＬＺ，ＢＬＸ間に微少電位差が生成される。 - 特許庁

To provide a manufacturing method of a non-volatile memory device capable of effectively embodying an NOR flash cell array composed using a 2-beat sidewall floating gate element having self-convergence characteristics, where a threshold voltage converges to a fixed value in erasing.例文帳に追加

本発明はイレイズの時しきい電圧が決まった値打ちに収斂する特性を枝は自体に収斂する２ビートサイドワル・フローティングゲート素子を使って構成したＮＯＲフラッシュセルアレイを効果的に具現することができる不揮発性メモリー素子の製造方法に関するのである。 - 特許庁

Even when a non-regular user scans the addresses of a memory cell array 12 in the case of trying to illegally read out data, it is difficult to reproduce correct data or a correct program from obtained data because the error data are mixed in the read data in each prescribed period.例文帳に追加

こうして、非正規ユーザが不正読み出しを試みるに際してメモリセルアレイ１２のアドレスをスキャンさせた場合に、上記読み出しデータ中に所定の周期で上記誤データを混在させることによって、得られたデータから正しいデータや正しいプログラムを再現することを困難にする。 - 特許庁

A pre-charge signal PR1 is set to high level for a memory cell array in a bank 1, and the bit line group (B1, *B1) is precharged to a potential Vcc/2.例文帳に追加

第１のスイッチ手段と第２のスイッチ手段とを独立に制御することによって、ある活性化された１本のワード線によって同時に選択されたメモリセルからのデータの読み出し動作と並行して、他の活性化されたワード線によって同時に選択されるメモリセルのデータをリフレッシュすることができる。 - 特許庁

A control circuit 6 controls the read operations so that one of data and threshold information having been completely read is output from the data latch DLX, and the other one being read is read from the memory cell array and stored into the data latches DL0-DL2.例文帳に追加

制御回路６は、データとしきい値電圧情報とのうち先に読み出し動作が終了した一方をデータラッチＤＬＸから出力するとともに、読み出し動作が終了していない他方をメモリセルアレイから読み出してデータラッチＤＬ０〜ＤＬ２に保持するよう読み出し動作を制御する。 - 特許庁

To provide a semiconductor device which configures a DLL circuit having a few jitter, also prevents an absolute reference potential in an initial-stage circuit of a clock input or a core of a memory cell array or the like, and materializes a stable operation in a high-speed clock signal, too.例文帳に追加

ジッタの少ないＤＬＬ回路を構成すると共に、クロック入力の初段回路やメモリセルアレイ等のコア部分における絶対的なリファレンス電位が変動してしまうことを防ぎ、高速なクロック信号でも安定した動作を実現する半導体装置を提供する。 - 特許庁

A data output circuit 7 holds a plurality of data 1N to 4N read from a memory cell array by a data reading circuit 5, and the plurality of data 1N to 4N held according to the data output pulses DP1 to DP4 are sequentially selected and outputted as the output data 1D to 4D.例文帳に追加

データ出力回路７は、データ読み出し回路５がメモリセルアレイ４から読み出した複数のデータ１Ｎ〜４Ｎを保持し、データ出力パルスＤＰ１〜ＤＰ４に応じて保持した複数のデータ１Ｎ〜４Ｎを順次選択して出力データ１Ｄ〜４Ｄとして出力する。 - 特許庁

In a memory cell region RM, a magnetoresistive element 18 in a semiconductor magnetic storage apparatus is formed in an array shape in a mode that the magnetoresistive element is arranged at a part where a digit line 3 extending in one direction intersects a bit line 32 extending in the direction substantially orthogonal to the digit line 3.例文帳に追加

メモリセル領域ＲＭでは、半導体磁気記憶装置における磁気抵抗素子１８は、一方向に延在するディジット線３と、これと略直交する方向に延在するビット線３２とが交差する部分に配置される態様で、アレイ状に形成されている。 - 特許庁

The sense amplifier circuit 30 senses the data DS stored in the memory cell array 10 by using reference levels REF1 and REF2, and outputs the read data DR1, DR2 corresponding to the reference levels REF1 and REF2 for the stored data DS.例文帳に追加

センスアンプ回路３０は、メモリセルアレイ１０に格納されている格納データＤＳを複数のリファレンスレベルＲＥＦ１，ＲＥＦ２を用いてセンスし、その格納データＤＳに関して複数のリファレンスレベルＲＥＦ１，ＲＥＦ２のそれぞれに対応する複数のリードデータＤＲ１，ＤＲ２を出力する。 - 特許庁

The device (100) generates a reference signal which can be used for deciding a resistance state of each memory cell in an array independently of fluctuation of a resistance value caused by the other factors such as errors in manufacturing, temperature gradient, electromagnetic interference, and secular change.例文帳に追加

該デバイス(100)は、製造誤差やアレイ全体にわたる温度勾配、電磁干渉、及び経時変化といった他の因子に起因する抵抗値の変動にもかかわらず、アレイ中の各メモリセルの抵抗状態を決定するために使用することが可能な基準信号を生成する。 - 特許庁

Each memory cell array 11a has 256 word lines, and the select circuit 15 receives a 10-bit internal address signal and an external address signal and selects and outputs either of the internal and external address signals according to a 1st refresh control signal REF1.例文帳に追加

各メモリセルアレイ１１ａは２５６本のワード線を有し、セレクト回路１５は、それぞれ１０ビットの内部アドレス信号及び外部アドレス信号を受け、第１のリフレッシュ制御信号ＲＥＦ１に基づいて内部アドレス信号又は外部アドレス信号のいずれかを選択して出力する。 - 特許庁

At the time of a test, a program data set circuit 15 can write a test pattern to the memory cell array 14 without passing through the shift register 12 by outputting set signals SA0, SA1 making forcedly the data latch circuit 13 a set state to the data latch circuit 13, and a transfer time of a test pattern can be omitted.例文帳に追加

テスト時に、プログラムデータセット回路１５は、データラッチ回路１３を強制的にセット状態にするセット信号ＳＡ０,ＳＡ１をデータラッチ回路１３に出力することによって、シフトレジスタ１２を介さずにテストパターンをメモリセルアレイ１４に書き込みでき、テストパターンの転送時間を省ける。 - 特許庁

A path setting circuit (122) changing over a data transfer path according to the effective transfer data bit width is provided between a data bus (96) and an orthogonal memory cell array (110), and a writing area is set by read/write circuits (113a-113d) according to the bit width of the data transferred through the bus.例文帳に追加

データバス（９６）を直交メモリセルアレイ（１１０）の間に、有効転送データビット幅に応じてデータ転送経路を切換える経路設定回路（１２２）を設け、バスを転送されるデータのビット幅に応じて書込領域をリード／ライト回路（１１３ａ−１１３ｄ）により設定する。 - 特許庁

When the node A is at an H-level, it is in a second recording state, erase pulses are applied to the transistor 34, a threshold voltage is made low, the reference voltage Vrefsa is set at a first reference voltage Vrefsa 1, and, in addition, the erasing operation of a memory cell array is performed.例文帳に追加

そして、第２の記録状態に遷移する時は、第２の基準電圧を利用することにより、第１の記録状態にあった全てのセルトランジスタが、第２の基準電圧より低い閾値電圧となり、実質的に第２の基準電圧に対して消去動作が行われたことになる。 - 特許庁

An output side of a drain voltage generating circuit 40 is connected to one end of a drain power source line 12 of each memory cell array 10_i through a resistor 62 to apply the drain voltage MCD to this power source line, and further, a potential MCDS of other end of this drain power source line 12 is monitored by a charging circuit 50.例文帳に追加

ドレイン電圧発生回路４０の出力側を抵抗６２を介して各メモリセルアレイ１０_ｉのドレイン電源線１２の一端に接続してドレイン電圧ＭＣＤを与え、更にこのドレイン電源線１２の他端の電位ＭＣＤＳを充電回路５０で監視する。 - 特許庁

In the case of erasing, the step of adapting comprises a step for determining the erasure conditions of an erasing pulse of a memory cell array, used to erase a bit erased at low speed and a step for setting initial erasure conditions to conditions in the general vicinity of erasure conditions of a bit erased at low speed.例文帳に追加

消去の場合、メモリアレイの低速に消去するビットを消去するために使用される消去パルスの消去条件を決定するステップと、メモリアレイの初期消去条件を、低速に消去するビットの消去条件に概して近接した条件に設定するステップとを含む。 - 特許庁

The common line control means 22 applies a voltage at reading a data, to the common line, which is higher than the gate application voltage of a selection memory transistor and lower than a threshold voltage Vth (W) in its writing state, so that a bypass transistor in a non- selection cell in a selection NAND array is conductive.例文帳に追加

共通線制御手段２２は、データ読み出し時に選択メモリトランジスタのゲート印加電圧より高く、その書き込み状態のしきい値電圧Ｖth(W) より低い電圧を共通線に印加して、選択ＮＡＮＤ列の非選択セル内のバイパストランジスタを導通にする。 - 特許庁

The R/W control circuit 5 performs control so that voltages Vout_B0, Vout_B1 applied to the reference resistance circuit are increased when the value of resistance in the magnetoresistive element is the maximum resistance value Rmax when reading data from the memory cell array 4, and reduces voltages Vout0, Vout1 applied to the magnetoresistive element.例文帳に追加

Ｒ／Ｗ制御回路５は、メモリセルアレイ４からデータを読み出すとき、磁気抵抗素子の抵抗値が最大抵抗値Ｒｍａｘであるとき、基準抵抗回路に印加される電圧Ｖｏｕｔ＿Ｂ０，Ｖｏｕｔ＿Ｂ１を高くするように制御することにより、磁気抵抗素子に印加される電圧Ｖｏｕｔ０，Ｖｏｕｔ１を低下させる。 - 特許庁