「memory cell array」に関連した英語例文の一覧と使い方(28ページ目) - Weblio英語例文検索

In each data buffer 16 having a memory cell array 11 and plural pairs of data line connected to this cell, a spare cell array 11a and a pair of spare data line, and in which each data line and a pair of spare data line are connected, a write-in buffer section of the buffer 16 is constituted of each data buffer and pairs of buffer output terminal.例文帳に追加

メモリセルアレイ１１とこれに接続される複数のデータ線対、予備セルアレイ１１ａとこれに接続される予備データ線対を有し、各データ線対及び予備データ線対の接続される各データバッファ１６は、書き込みバッファ部がバッファ入力端子対とバッファ出力端子対をもって構成される。 - 特許庁

This semiconductor memory has memory array structure, in which a plurality of word lines for selecting the prescribed memory cell and a plurality of bit lines are arranged in an intersectional state, and the memory is provided with two memory cells (e.g. MC1, MC2) constituting one bit and a sense amplifier connected electrically to each of the memory cells via bit lines.例文帳に追加

本発明の半導体記憶装置は、所定のメモリセルを選択するための複数本のワード線と複数本のビット線とが交差して配列されたメモリアレイ構造を有し、１ビットを構成する２つのメモリセル（たとえばＭＣ１、ＭＣ２）と、それらのメモリセルの各々にビット線を介して電気的に接続されたセンスアンプとを備えている。 - 特許庁

A byte memory cell which constitutes a memory cell array is a semiconductor memory device, which forms a 1-byte memory transistor, arranged long in one direction and of which each junction region and channel region are formed in an active region, and a byte-selecting transistor which is formed in the active region and of which each junction region is directly connected to each junction region of the 1-byte memory transistor.例文帳に追加

メモリセルアレイを構成するバイトメモリセルは、一方向に長く配列されて活性領域にそれぞれの接合領域及びチャンネル領域が形成されている１バイトメモリトランジスタと、活性領域に形成されており、接合領域が１バイトメモリトランジスタにそれぞれの接合領域と直接連結されているバイト選択トランジスタとを含む半導体メモリ装置である。 - 特許庁

To prevent propagation of a soft error between adjoining column groups in a static random access memory comprising a semiconductor substrate on which a first conductivity type common well is formed, and a memory cell array consisting of memory cells arranged in matrix in the common well on the semiconductor substrate, so that a group of memory cells connected with a common bit line while being arranged in the column direction forms a memory cell column.例文帳に追加

第１の導電型の共通ウェルが形成された半導体基板と、前記半導体基板上の前記共通ウェルに行列状に配列されたメモリセルよりなり、列方向に整列して共通のビット線に接続される一群のメモリセルがメモリセルカラムを形成するメモリセルアレイからなるスタティックランダムアクセスメモリにおいて、隣接カラム群間のソフトエラーの伝搬を抑制する。 - 特許庁

A semiconductor memory device comprises a memory cell array 200 refreshed based on a refresh timing signal generated by a refresh timing signal generating circuit 152-1 and having the prescribed refresh period, and a data holding block function control circuit 151 selecting a block which holds data in the memory cell array 200 divided into a plurality of blocks.例文帳に追加

半導体記憶装置は、リフレッシュタイミング信号発生回路１５２−１によって発生される、所定のリフレッシュ周期を有するリフレッシュタイミング信号に基づいてリフレッシュされるメモリセルアレイ２００と、所定の指示信号に基づいて、複数のブロックに分割されたメモリセルアレイ２００においてデータを保持すべきブロックを選択するデータ保持ブロック機能コントロール回路１５１とを含む。 - 特許庁

The memory cell array of the non-volatile semiconductor memory comprises a plurality of gate electrodes arranged in rows, bit lines D1, D2, D3, and D4 and source lines S1, S2, S3, and S4 which are arranged in columns, and memory cells having a floating gate.例文帳に追加

不揮発性半導体記憶装置のメモリセルアレイは、行方向に配置された複数のゲート電極と、列方向に配置されたビット線Ｄ１，Ｄ２，Ｄ３，Ｄ４とソース線Ｓ１，Ｓ２，Ｓ３，Ｓ４と、フローティングゲートを有するメモリセルとを備えている。 - 特許庁

In the peripheral section of the MTJ memory cell array 10 in which formal MTJ memory cells MC for storing data are arranged in a queue, shape-dummied cells SDC which are designed to have the same dimension and structure as the memory cells MC have are further provided.例文帳に追加

データ記憶を実行する正規のＭＴＪメモリセルＭＣが行列状に配置されるＭＴＪメモリセルアレイ１０の周辺部において、ＭＴＪメモリセルの同様の寸法および構造で設計された形状ダミーセルＳＤＣがさらに設けられる。 - 特許庁

A semiconductor memory device includes word lines WLj and bit lines BLi which are formed to cross each other, and a memory cell array including memory cells MC disposed at crossing sections of these lines and configured by connecting diodes DI and variable resistors VR in series.例文帳に追加

互いに交差するように形成されたワード線ＷＬｊ及びビット線ＢＬｉと、これら配線の各交差部に配置され、ダイオードＤＩと可変抵抗素子ＶＲとを直列接続してなるメモリセルＭＣを含むメモリセルアレイとを備える。 - 特許庁

The nonvolatile semiconductor memory device is constituted of a memory sub-array with a memory cell unit, constituted of a series connection of a memory cell with one floating gate and one select transistor and a transistor, wherein the gate oxide film of a gate line driving transistor STD of a select transistor is thinner than a gate oxide film of a control gate line driving transistor CGD.例文帳に追加

１個の浮遊ゲートを持つメモリセルと１個のセレクトトランジスタとの直列接続から構成されるメモリセルユニットを有するメモリサブアレイと、セレクトトランジスタのゲート線駆動用トランジスタＳＴＤのゲート酸化膜厚の方が、コントロールゲート線駆動用トランジスタＣＧＤのゲート酸化膜厚よりも薄いトランジスタで構成される不揮発性半導体記憶装置である。 - 特許庁

The selection circuit 5 is provided with a first switch for switching between connection and nonconnection of a first bit line pair connected to a memory cell column belonging to the block 7a of the array part 7 to a second bit line pair connected to a memory cell column belonging to a block 7b.例文帳に追加

そして、選択回路５において、アレイ部７のブロック７ａに属するメモリセル列に接続された第１のビット線対を、ブロック７ｂに属するメモリセル列に接続された第２のビット線対に接続するか否かを切り換える第１のスイッチを設ける。 - 特許庁

To provide a semiconductor memory device which includes a memory cell array comprising ReRAM cells, and which reduces a reverse bias current flowing into a non-selected cell, and whose breakdown voltage against a yield phenomenon is increased so that the device can be used at a high potential.例文帳に追加

非選択セルに流れる逆方向バイアスの電流を低減することができ、かつ降伏現象への耐圧を増加し高電位でも対応可能な、ＲｅＲＡＭセルから構成されたメモリセルアレイを有する半導体メモリ装置を提供することを目的とする。 - 特許庁

A dummy pattern to be preliminarily included in the design pattern is produced not in the whole memory cell array which contains not only a memory cell part but a sense-up part and a decoder part, but in an individual block unit by using CAD tools so as to obtain a desired pattern form of the transfer pattern after exposure.例文帳に追加

露光後の転写パターンを所望のパターン形状にするために、ＣＡＤツールを用いて、メモリセル部のみならずセンスアンプ部やデコーダ部を含んだメモリセルアレイ部全体ではなく、個別ブロック単位に、予め設計パターンに入れておくダミーパターンを発生させる。 - 特許庁

To reduce a leak current varied according to the resistance value of a memory cell to be read consisting of a variable resistance element storing ternary or more multi-value information, and to improve the readout margin, in a semiconductor storage device having a memory cell array of a cross point type.例文帳に追加

クロスポイントタイプのメモリセルアレイを有する半導体記憶装置において、３値以上の多値情報を記憶する可変抵抗素子からなる読み出し対象のメモリセルの抵抗値に依存して変化するリーク電流を低減し、読み出しマージンの向上を図る。 - 特許庁

The nonvolatile semiconductor memory device of this invention has a memory cell array consisting of a plurality of memory blocks in which electrically rewritable memory cells are arranged and performs a pre-program in which thresholds of all the memory cells in a selected memory block are considered as positive before erasing pieces of data about all the memory cells in the selected memory block among the plurality of memory blocks.例文帳に追加

本発明の不揮発性半導体記憶装置は、電気的に書き換え可能なメモリセルが配列された複数のメモリブロックでなるメモリセルアレイを有する不揮発性半導体記憶装置であって、前記複数のメモリブロックのうちの選択したメモリブロックにおける全ての前記メモリセルのデータを消去する前に、前記選択したメモリブロックにおける全ての前記メモリセルのしきい値を正とするプリプログラムを行うことを特徴としている。 - 特許庁

For example, one of the bit lines 13 laid in a column direction is made a reference bit line RBL in the memory cell array 10 with anti-fuse elements 11 arranged in a grid pattern.例文帳に追加

たとえば、アンチヒューズ素子１１が格子状に配置されたメモリセルアレイ１０の、列方向に敷設されたビット線１３のうちの１本を参照ビット線ＲＢＬとする。 - 特許庁

A memory cell array has a plurality of spaced apart isolation regions and active regions, and those regions are arranged on a substrate substantially parallel to one another in the column direction.例文帳に追加

メモリーセルアレーは離隔された複数の離隔領域及びアクティブ領域を備え、それらは基板上において縦方向に互いに実質的に平行に配置されている。 - 特許庁

For example, when read/write operation of 7 bits data in which parity bits of 3 bits are added to 4 bits data is performed for a memory cell array 21, error correction is performed every 7 bits data.例文帳に追加

メモリセルアレイ２１に、例えば、４ビットのデータに３ビットのパリティビットが付加された７ビットデータのリード／ライト動作を行う際、７ビットデータ毎にエラー訂正が行われる。 - 特許庁

According to one embodiment, a semiconductor storage device is provided, which has a memory cell array, a storing part, a selecting part, a start processing part and an operation control part.例文帳に追加

１つの実施形態によれば、メモリセルアレイと記憶部と選択部と起動処理部と動作制御部とを有することを特徴とする半導体記憶装置が提供される。 - 特許庁

This device is provided with a low potential supply circuit SUPG shifting a power source potential or a ground potential of a memory cell array MARY1 in a static operation mode such as a read-write mode or the like.例文帳に追加

リード・ライトモードなどの静的動作モードにおいてメモリセルアレイＭＡＲＹ１の電源電位または接地電位をシフトさせる低電位供給回路ＳＵＰＧを備える。 - 特許庁

To provide a method for fabricating a highly reliable semiconductor storage device in which a resist layer does not become thin at the end of a memory cell array and the overetch margin is enlarged.例文帳に追加

メモリセル部分の配列端部においてレジスト層が薄くならず、オーバーエッチ・マージンを広げる高信頼性の半導体記憶装置の製造方法を提供する。 - 特許庁

To provide a resistance change element capable of binarization or multivalued configuration and of controlling a change in resistance with precision, a memory cell array, and a resistance change device.例文帳に追加

本発明によれば、２値又は多値化が可能で抵抗の変化を制度よく制御できる抵抗変化素子、本発明のメモリセルアレイ、及び抵抗変化装置を提供する。 - 特許庁

When manufacturing process is carried out, a self-aligned memory cell, necessitating only two pieces of array related masks, which specify a bit line and a word line, can be formed.例文帳に追加

製造プロセスを実施すると、ビットライン及びワードラインを規定する２つのアレイ関連マスクのみを必要とする自己整列したメモリセルを形成することができる。 - 特許庁

The storage device 1 includes: an address conversion part 3 for converting a logical address S2 into a physical address S4; and a memory cell array 4 for storing the plurality of contents and the plurality of parameters.例文帳に追加

記憶装置１は、論理アドレスＳ２を物理アドレスＳ４に変換するアドレス変換部３と、複数のコンテンツ及び複数のパラメータが記憶されたメモリセルアレイ４とを備える。 - 特許庁

To provide a semiconductor device comprising a memory cell array having a hierarchical bit line configuration, which has a small circuit scale and can suppress an increase in a chip area and timing skew.例文帳に追加

ビット線構成が階層化されたメモリセルアレイにおいて、回路規模が小さくチップ面積の増加及びタイミングスキューを抑制可能な半導体装置を提供する。 - 特許庁

In reading out of fuse/anti-fuse, voltage Vb1h deciding a high potential of a bit line BL of a memory cell array 6 is used instead of internal voltage Vint being general hitherto.例文帳に追加

ヒューズ／アンチヒューズの読み出しにおいて、これまで一般的であった内部電圧Vintに代えて、メモリーセルアレイ６のビット線BLの高ポテンシャルを定める電圧Vb1hを用いる。 - 特許庁

To provide a nonvolatile memory array which can implement high cell density and higher operation speed caused by lower bit line resistance, and is hardly influenced by disturbance to a stored content at reading and writing.例文帳に追加

高セル密度化と、ビットラインの低抵抗化による高速化が両立し、読み出し、書き込み時の記憶内容への擾乱を受けにくい不揮発性メモリアレイを提供する。 - 特許庁

To provide a semiconductor storage device, wherein a chip area can be reduced by using a vertical transistor in an end region of a memory cell array region as a portion of a predetermined circuit.例文帳に追加

メモリセルアレイ領域の端部領域の縦型トランジスタを所定の回路の一部として利用してチップ面積を削減可能な半導体記憶装置を提供する。 - 特許庁

In reading from a memory cell array 10, a plate line PL is charged to a power source potential VDD before drive of a corresponding word line WL by a drive control circuit 50.例文帳に追加

メモリセルアレイ１０に対する読み出し時、駆動制御回路５０によって該当するワード線ＷＬの駆動前にプレート線ＰＬを電源電位ＶＤＤに充電する。 - 特許庁

In the semiconductor memory device 1, a back gate electrode 21 is arranged in the cell array section CA and the gate electrode 22 of a field effect transistor 25 in the peripheral circuit section SC.例文帳に追加

半導体記憶装置１において、セルアレイ部ＣＡにはバックゲート電極２１を設け、周辺回路部ＳＣには電界効果トランジスタ２５のゲート電極２２を設ける。 - 特許庁

To provide a magnetic tunnel joining (MTJ) device having an antiferromagnetic (AFM) layer and used as a magnetic sensor in a magnetic disk drive or a memory cell in a magnetic random access array.例文帳に追加

反強磁性ＡＦＭ層を有し、磁気ディスク・ドライブ中の磁界センサ、または磁気ランダム・アクセスアレイ中のメモリ・セルとして使用する磁気トンネル接合ＭＴＪデバイス。 - 特許庁

To provide a non-volatile semiconductor storage device capable of realizing high yield and high reliability by suppressing failures caused by size variance on the end of a memory cell array.例文帳に追加

メモリセルアレイ端部での寸法バラツキに起因する不良を抑制し、高歩留りおよび高信頼性を実現できる不揮発性半導体記憶装置を提供する。 - 特許庁

This device, which is a circuit electrically connected with the array (165), can comprise a circuit, capable of monitoring a signal current flowing through the selected memory cell (175).例文帳に追加

このデバイスは、アレイ（１６５）に電気的に接続された回路であって、選択されたメモリセル（１７５）を流れる信号電流をモニタすることができる回路を含むことができる。 - 特許庁

This device has a laminated structure, laminating a plurality of conductive layers and layer insulating layers on a semiconductor substrate SUB and inside such a laminated structure, a memory cell array is located.例文帳に追加

半導体基板ＳＵＢ上に導電層と層間絶縁層を複数積層させた積層構造を有し、この積層構造内にメモリセルアレイが配置されている。 - 特許庁

IMPROVED SPLIT GATE TYPE NON-VOLATILE FLASH MEMORY CELL AND ARRAY WHICH HAVE FLOATING GATE, CONTROL GATE, SELECTION GATE, AND ERASE GATE WITH OVERHANG ON FLOATING GATE, AND METHOD FOR MANUFACTURING例文帳に追加

浮遊ゲート、制御ゲート、選択ゲート、及び浮遊ゲートの上にオーバーハングをもつ消去ゲートを有する、改善されたスプリット・ゲート型不揮発性フラッシュメモリ・セル、アレイ、及び製造方法 - 特許庁

In the memory cell array, a phase change film 8 is prepared on a transistor through an insulating film 5, a thermal buffer film 14 is prepared on the phase change film 8 through the insulating film.例文帳に追加

メモリセルアレイでは、トランジスタ上に絶縁膜５を介して相変化膜８が設けられ、相変化膜８上に絶縁膜を介して熱バッファ膜１４が設けられる。 - 特許庁

When the address during the read operation is matched with the stored address of address FIFO, the data of memory cell array is not outputted and the stored write data of the data FIFO is outputted.例文帳に追加

そして、読出動作中のアドレスがアドレスFIFOの貯蔵アドレスと一致する場合には、メモリセルアレーのデータを出力せずにデータFIFOの貯蔵書込データを出力する。 - 特許庁

If no error is detected, on the other hand, the page data read out is copied as it is to the copy destination Pb of the memory cell array without transfer to the controller 12.例文帳に追加

これに対し、誤りが検出されない場合には、コントローラ１２に転送することなく、その読み出したページデータをメモリセルアレイのコピー先Ｐｂにそのままコピーする。 - 特許庁

A memory array 20 has a plurality of cell units CU corresponding to intersections of word lines and bit lines arranged along respectively the row direction and the column direction.例文帳に追加

メモリアレイ２０は、行方向および列方向にそれぞれ沿って配置されるワード線およびビット線の交点に対応して、ハーフピッチ配置された複数のセルユニットＣＵを有する。 - 特許庁

To provide a semiconductor storage device such that a memory cell array is reducible in occupation area and a power source in use is reducible in capacity and occupation area.例文帳に追加

メモリセルアレイの占有面積を低減すると共に、使用する電源の容量および占有面積を低減することができる半導体記憶装置の提供を図る。 - 特許庁

The control signal C1 is outputted from the section 5 and the section 4 outputs the second signal S2 to a memory cell array 3, whereby the second operation is performed.例文帳に追加

モード制御部５からは制御信号Ｃ１が出力され、信号出力部４が第２信号Ｓ２を記憶セルアレイ３に出力して第２動作が行なわれる。 - 特許庁

The discriminating circuit 15 logic-synthesizing an output of the two bits comparator 14a and 14b, and outputs a signal WE/WN/RS controlling access for a memory cell array 11.例文帳に追加

判定回路１５は、２ビット比較器１４ａ及び１４ｂの出力を論理合成し、メモリセルアレイ１１へのアクセスを制御する信号ＷＥ／ＷＮ／ＲＳを出力する。 - 特許庁

To provide a semiconductor storage device and its control method which enable realization of approval or rejection control in access operation for each block of a memory cell array with compact circuitry.例文帳に追加

メモリセルアレイのブロック毎にアクセス動作の許否制御をコンパクトな回路構成で実現することができる半導体記憶装置及びその制御方法を提供すること - 特許庁

A direct restoration control unit 162 controls to directly write back the data in a segment unit from the line buffer 121 to the memory cell array 111 based on a direct restoration command.例文帳に追加

直接リストア制御部１６２は、直接リストアコマンドに基づき、ラインバッファ１２１からメモリセルアレイ１１１に直接にセグメント単位のデータを書き戻す制御を行う。 - 特許庁

The data to be written stored in the buffer register from the outside is encoded and overwritten to the buffer register, together with the check bit and is subsequently transferred and written to the memory cell array.例文帳に追加

バッファレジスタに外部から格納された書き込みデータは、エンコードされてバッファレジスタにチェックビットと共に上書きされた後、メモリセルアレイに転送書き込みされる。 - 特許庁

An internal bus IB is connected with a self diagnostic circuit, to perform a self diagnostic test by each physical area which is a basic area being in the physical space of a memory cell array 11.例文帳に追加

内部バスＩＢが自己診断回路に接続されており、メモリセルアレイ１１の物理空間における基本領域である物理領域ごとに自己診断試験が行われる。 - 特許庁