「memory cell array」に関連した英語例文の一覧と使い方(27ページ目) - Weblio英語例文検索

A memory cell array, which can be manufactured on an IC semiconductor memory chip, is composed of; memory cells arranged at 256 lines × 8 columns; one line address recorder circuit 44; and eight column writing/reading/deleting sensing circuits 46.例文帳に追加

ＩＣ半導体メモリーチップ上に製造可能なメモリーセルアレーは、２５６行×８列に配置されたメモリーセルと、１個の行アドレスレコーダ回路４４と、８個の列書き込み読み出し消去感知回路４６とで構成されている。 - 特許庁

The semiconductor memory has a burst read-out function for outputting successively data stored in continuous memory regions of a memory cell array provided in synchronization with an input clock and is provided with a cycle count part 51 and a cycle control part 52.例文帳に追加

半導体メモリは、入力されるクロックに同期して備えられたメモリセルアレイの連続するメモリ領域に記憶されているデータを順次出力するバースト読み出し機能を有し、サイクルカウント部５１とサイクル制御部５２とを具備する。 - 特許庁

Then, one block in the memory cell array 27 is divided into four regions, a write-in state before erasure of each region is written in a storage memory 29 of the number of times of erasure having memory cells for storing the number of times of erasure of 3 bits.例文帳に追加

そこで、メモリセルアレイ２７における１ブロックを４つの領域に分割し、３ビットの消去回数記憶用のメモリセルを有する消去回数記憶メモリ２９に、各領域の消去前書き込み状態を書き込む。 - 特許庁

The semiconductor memory device is provided with a memory cell array MA in which memory cells MC in which diodes Di and variable resistance elements VR are connected in series respectively are arranged at cross parts of a plurality of bit lines BL and a plurality of word lines WL.例文帳に追加

半導体記憶装置は、ダイオードＤｉと可変抵抗素子ＶＲとを直列接続してなるメモリセルＭＣが複数のビット線ＢＬ及び複数のワード線ＷＬの交差部に配置されたメモリセルアレイＭＡを備える。 - 特許庁

The memory cell array is constituted of a plurality of cell blocks, while a plurality of banks are defined by combination of cell blocks, and page length determined by the number of bands activated simultaneously is set by only connection change of wirings.例文帳に追加

メモリセルアレイは、複数のセルブロックにより構成されると共にセルブロックの組み合わせにより複数のバンクが定義され、且つ同時活性化されるバンク数により決まるページ長が配線の接続変更のみにより設定される。 - 特許庁

The input-output circuits are constituted for receiving respective data bits written in the memory cell array from the respective data input-output pins during writing operation, and are constituted for providing the respective data bits read from the memory cell array to the respective data input-output pins during reading operation.例文帳に追加

入出力回路は、書き込み動作の間に、それぞれのデータ入出力ピンからメモリセルアレイに書き込まれるそれぞれのデータビットを受信するように構成され、読み取り動作の間に、メモリセルアレイからそれぞれのデータ入出力ピンに読み取られるそれぞれのデータビットを提供するように構成される。 - 特許庁

The bit line control circuit BLC(1U,1) performs operation control on the first memory cell array when the first and second control signals are activated; the bit line control circuit BLC(1U,2) performs operation control on the second memory cell array when the first and third control signals are activated.例文帳に追加

ビット線制御回路ＢＬＣ（１Ｕ，１）は、第１及び第２の制御信号が活性化された場合に第１のメモリセルアレイに対する動作制御を行い、ビット線制御回路ＢＬＣ（１Ｕ，２）は、第１及び第３の制御信号が活性化された場合に第２のメモリセルアレイに対する動作制御を行う。 - 特許庁

The nonvolatile ferroelectric memory device is constituted by including a first signal decoder block 20 and a second signal decoder block 30 which are connected to ferroelectric memory cells of a cell array block, and it is arranged at the outside of the cell array block and the area is reduced by dividing the signal decoder area into two and controlling the divided areas.例文帳に追加

不揮発性強誘電体メモリ装置は、セルアレイブロックの強誘電体メモリセルに連結された第１の信号ディコーダブロック２０及び第２の信号ディコーダブロック３０を含んで構成されており、セルアレイブロックの外郭に配置し、信号ディコーダ領域を２つに分けて制御することにより、面積を縮小した。 - 特許庁

A decoder 56 decodes a signal stored in the latches 52, 54, divides the memory cell array 64 to plural first sectors each of which have first size in accordance with a first decoding signal, and divides the memory cell array 64 to plural second sectors each of which have second size being different from the first size in accordance with a second decoding signal.例文帳に追加

デコーダは、前記ラッチに格納した信号を復号し、第１復号信号に応じて各々が第１サイズを有する複数の第１セクタに前記メモリセルアレイを分割し、第２復号信号に応じて各々が前記第１サイズとは異なる第２サイズを有する複数の第２セクタに前記メモリセルアレイを分割する。 - 特許庁

Each bit line pre-charge circuit PREQ of plural normal columns in a selected section from among a memory cell array is commonly controlled by a bit line pre-charge signal PQn, each bit line pre-charge circuit of plural redundant columns RDA-RDC added to the memory cell array being individually controlled by second bit line pre-charge signals PQRDA-PQRDC.例文帳に追加

メモリセルアレイのうちの選択されたセクションにおける複数のノーマルカラムの各ビット線プリチャージ回路PREQを第１のビット線プリチャージ信号PQn で共通に制御し、メモリセルアレイに付加された複数の冗長カラムRDA〜RDC の各ビット線プリチャージ回路を第２のビット線プリチャージ信号PQRDA〜PQRDC で別々に制御する。 - 特許庁

An access control circuit 130 controls read-out operation and write-in operation of data among the memory cell array, the register circuit, and the input/output port depending on a result of comparison for coincidence between a register storage address and an input address signal and whether write-in operation of data stored in a register for the memory cell array is finished or not.例文帳に追加

アクセス制御回路１３０は、レジスタ格納アドレスと入力アドレス信号との一致比較結果およびレジスタ格納データのメモリセルアレイへの書込動作完了の有無に応じて、メモリセルアレイとレジスタ回路と入出力ポートとの間におけるデータの読出動作および書込動作を制御する。 - 特許庁

A device for storing data has an automatic data confirming circuit which is connected to a page buffer and a bit line, also the circuit is provided with a confirmation logic comprising a sense latch connected to a floating gate cell in a bit latch and a memory array, and reads memory data from the cell.例文帳に追加

データ記憶用装置は、自動データ確認回路を有し、この回路はページバッファとビットラインに接続されていて、また、ビットラッチとメモリアレイ内のフローテングゲートセルとに接続されたセンスラッチを含む確認論理があって、該セルからメモリデータを読取る。 - 特許庁

To improve the readout margin, while taking into account a leak current varied according to the resistance value of a memory cell to be read out consisting of a variable resistance element for storing multi-value information, in a semiconductor storage device having a memory cell array of a cross point type.例文帳に追加

クロスポイントタイプのメモリセルアレイを有する半導体記憶装置において、多値情報を記憶する可変抵抗素子からなる読出し対象のメモリセルの抵抗値に依存して変化するリーク電流を考慮して、読出しマージンの向上を図る。 - 特許庁

To provide a method for controlling a non-volatile semiconductor memory having a floating gate by which the dispersion of the threshold values of each cell in a memory cell array can be suppressed, the controllability of threshold distribution can be improved, and program speed can be improved.例文帳に追加

浮遊ゲートを有する不揮発性半導体メモリにおいて、メモリセルアレイ内の各セルの閾値のばらつきの抑制と、閾値分布の制御性の向上と、プログラム速度の向上を図れる不揮発性半導体メモリの制御方法を提供する。 - 特許庁

To efficiently dispose a cross point cell array that includes a nonvolatile ferroelectric capacitor and a serial PN diode chain, thus enabling the reduction of the whole memory size in a nonvolatile memory device using a serial diode cell.例文帳に追加

本発明は直列ダイオードセルを利用した不揮発性メモリ装置に関し、不揮発性強誘電体キャパシタと直列ＰＮダイオードチェーンを含むクロスポイントセルアレイを効率的に配置し、全体的なメモリのサイズを縮小することができるようにする。 - 特許庁

A method of reading a flash memory device divides a plurality of page buffers connected to a memory cell array through a lot of bit lines into at least two groups, sequentially shifts a point in time to drive the page buffers on a group unit and reads the storage status of each cell.例文帳に追加

フラッシュメモリ素子の読出し方法は、多数のビットラインを介してメモリセルアレイに連結された複数のページバッファを少なくとも２つのグループに分割し、ページバッファをグループ単位で順次時点をずらして駆動し、各セルの記憶状態を読み出す。 - 特許庁

In a high-speed-synchronization semiconductor memory device, a data input buffer 33 is synchronized with the rise edge of a first clock CLK1, it buffers data which is input through a first port DQ, and it transmits the data to a memory cell array 31.例文帳に追加

高速同期の半導体メモリ装置では、デ−タ入力バッファ33が、第１クロックの立上りエッジに同期して、第１ポ−トDQを通じて入力されるデ−タをバッファリングし、メモリセルアレイ31へ伝達する。 - 特許庁

When the switch element S1 is opened to start a sense amplifier 6, the data read from the memory cell M02 to be stored in the bit line BL102 of the bottom array block is output to the outside of a flash memory.例文帳に追加

スイッチ素子Ｓ１を開いてセンスアンプ６を起動すれば、メモリセルＭ０２から読み出されてボトムアレイブロックのビット線ＢＬ１０２に保持されているデータを、フラッシュメモリの外部に出力することができる。 - 特許庁

To provide a semiconductor memory and a relieving method of this device in which the yield can be improved by relieving a defective memory cell array in a package state and which is profitable in layout.例文帳に追加

パッケージ状態でメモリセルアレイの不良を救済することによって収率を向上させることができ、しかもレイアウト面で有利となる半導体メモリ装置及びその装置の救済方法を提供する。 - 特許庁

To achieve a structure in which array size is small and layout area does not increase so that leak current of non-selected memory cell can be substantially reduced in a nonvolatile memory device using a variable resistance element.例文帳に追加

抵抗変化型素子を用いた不揮発性記憶装置について、非選択メモリセルの漏れ電流を十分に低減できるよう、アレイサイズが小さく、かつ、レイアウト面積が増大しない構造を実現する。 - 特許庁

The semiconductor memory device is provided with a memory cell array which is sectioned into a plurality of banks (A, B, C, D), and a plurality of cache memories holding data of word lines and prepared for the plurality of banks respectively.例文帳に追加

本発明の半導体メモリ装置は、複数のバンク（Ａ、Ｂ、Ｃ、Ｄ）に区分されたメモリセルアレイと、複数のバンクにそれぞれ付随しワード線のデータを保持する複数のキャッシュメモリとを備える。 - 特許庁

When a program is executed in a nonvolatile data storage device, bipolar phenomenon between pass transistors connected to a memory block of a memory cell array is prevented, to improve reliability of data corresponding to the executed program.例文帳に追加

不揮発性データ貯蔵装置にプログラムが実行される場合、メモリセルアレイのメモリブロックに接続されるパストランジスタ間のバイポーラ現象を防止して、プログラムが実行されたデータの信頼性を向上させる。 - 特許庁

To provide a method and apparatus for applying a conductor-material system having electric charge carriers which carry out transportation at a compact energy distribution and at a high injection efficiency to a semiconductor device, memory cell, and memory array.例文帳に追加

コンパクトなエネルギー分布と高い注入効率をもって輸送を行う電荷キャリアを有する導体−材料系を半導体デバイス、メモリセルおよびメモリアレイに適用する方法及び装置を提供する。 - 特許庁

When a first and a second power source voltage VCC 1 and VCC 2 supplied from the outside are lower than a prescribed voltage, a rewrite command to a memory circuit 34 including the memory cell array is prohibited by a lockout circuit 33a.例文帳に追加

外部から供給される第１,第２の電源電圧ＶCC1,ＶCC2が所定電圧よりも低いとき、ロックアウト回路３３aによってメモリセルアレイを含むメモリ回路３４に対する書換えコマンドを禁止する。 - 特許庁

A pair of global data I/O line provided commonly in the whole memory cell array is divided into each region corresponding to each of memory blocks 40-F, 40-N by a switch group SWI.例文帳に追加

メモリセルアレイ４０全体に共通に設けられるグローバルデータＩ／Ｏ線対は、スイッチ群ＳＷＩによって、メモリブロック４０−Ｆ，４０−Ｎのそれぞれと対応する領域ごとに分割される。 - 特許庁

A DDR memory is constituted of a data input circuit 9 for DDR only, a data input circuit 10 for SDR only, a word line control circuit 21, a bit line control circuit 22, and a memory cell array 23.例文帳に追加

ＤＤＲメモリは、ＤＤＲ専用データ入力回路９、ＳＤＲ専用データ入力回路１０、ワード線制御回路２１、ビット線制御回路２２、及び、メモリセルアレイ２３で構成される。 - 特許庁

To provide a semiconductor memory in which influence by source line diffusion resistance of a memory cell array can be suppressed, variation of thresholds caused by variation of power source voltage or the like can be suppressed, and read-out error can be prevented.例文帳に追加

メモリセルアレイのソース線拡散抵抗による影響を抑制でき、電源電圧などの変動によるしきい値の変動を抑制でき、読み出しエラーを防止できる半導体記憶装置を提供する。 - 特許庁

Some of the magnetic memory cells are arranged in an interior of the array (20) and are surround on all sides by adjacent magnetic memory cells so that a cell in an interior position is exposed to a first uniform magnetic environment.例文帳に追加

磁気メモリセルの幾つかは、アレイ(20)の内側に配置され、全ての側面で隣接する磁気メモリセルによって包囲され、内側位置のセル(I)が第1の一様な磁気環境に晒されるようにする。 - 特許庁

In a semiconductor memory device disclosed here, a signal line is arranged to directly across a memory cell array, instead of assigning a separate area for arranging the signal line for transferring a control signal and data.例文帳に追加

ここに開示された半導体メモリ装置は、制御信号およびデータを伝達するための信号ラインの配線のために別途の面積を割り当てる代わり、メモリセルアレイを直接横切って配線する。 - 特許庁

The semiconductor memory comprises a memory cell array 11, a row control circuit 12 for applying a voltage to a selected word line WL, and a column control circuit 13 for applying a voltage to a selected word line WL.例文帳に追加

半導体記憶装置は、メモリセルアレイ１１と、選択されたワード線ＷＬに電圧を印加するロウ制御回路１２と、ワード線ＷＬに電圧を印加するカラム制御回路１３とを備える。 - 特許庁

Read operations are performed a plurality of times under the same read conditions to the memory cells in the memory cell array 1, and a plurality of read data is stored in a latch unit 3-1 in a sense amplifier circuit 3.例文帳に追加

メモリセルアレイ１におけるメモリセルに対して、同一の読み出し条件で読み出し動作を複数回行い、読み出した複数のデータがセンスアンプ回路３内のラッチユニット３−１に格納される。 - 特許庁

The first local sense amplifier preferably has performance suitably designed based upon the number of memory cells included in the first local memory cell array or the distance from the first local sense amplifier to a driver circuit.例文帳に追加

その第１ローカルセンスアンプは、第１ローカルメモリセルアレイに含まれるメモリセルの数、または、第１ローカルセンスアンプからドライバ回路までの距離に基づいて最適設計された性能を有することが好ましい。 - 特許庁

Disclosed is a semiconductor integrated circuit which has a memory cell array having a plurality of SRAM memory cells, a circuit for characteristic measurement having a plurality of transistor circuits connected in parallel, and a first terminal.例文帳に追加

半導体集積回路であって、複数のＳＲＡＭメモリセルを有するメモリセルアレイと、並列に接続された複数のトランジスタ回路を有する特性測定用回路と、第１の端子とを有する。 - 特許庁

To determine an optimum resistance range for a memory cell and an optimum size for a memory array for a provided conductor resistance so as to suppress undesirable contribution of an error to an output signal at a minimum.例文帳に追加

出力信号への望ましくない誤りの寄与を最小限に抑えるために、所与の導体抵抗に対して、メモリセルの最適な抵抗範囲と、メモリアレイの最適なサイズとを決定すること。 - 特許庁

To provide a semiconductor memory device in which a load due to coupling capacitance between the wiring and an element signal can be uniformed when wiring crossing over a memory cell array element signal.例文帳に追加

メモリセルアレイ要素信号上を横断する配線を行う場合に、この配線と要素信号との間の結合容量による負荷を均一にすることのできる半導体記憶装置を提供する。 - 特許庁

Further, the second local sense amplifier preferably has performance suitably designed based upon the number of memory cells included in the second local memory cell array or the distance from the second local sense amplifier to the driver circuit.例文帳に追加

また、その第２ローカルセンスアンプは、第２ローカルメモリセルアレイに含まれるメモリセルの数、または、第２ローカルセンスアンプからドライバ回路までの距離に基づいて最適設計された性能を有することが好ましい。 - 特許庁

To further improve access speed in a semiconductor memory adopting a late select system to which a lower order bit selecting way of a memory cell array out of read-out addresses is inputted late.例文帳に追加

読出しアドレスのうちメモリセルアレイのウェイを選択する下位ビットが遅れて入力されるレイトセレクト方式を採用した半導体記憶装置において、アクセス速度のさらなる向上を図ることにある。 - 特許庁

The column control circuit 2 and the row control circuit 3 makes parasitic capacitance of the memory cell MC which is included in a unit cell array MAT00 and in which re-writing is not performed accumulate the prescribed electric charges at a time t 11.例文帳に追加

カラム制御回路２及びロウ制御回路３は、単位セルアレイＭＡＴ００に含まれ且つ書き換えを行わないメモリセルＭＣの寄生容量に、時刻ｔ１１で所定の電荷を蓄積させる。 - 特許庁

MONOLITHIC, COMBO NONVOLATILE MEMORY ALLOWING BYTE, PAGE, AND BLOCK WRITING WITH NO DISTURB AND DIVIDED-WELL IN CELL ARRAY USING UNIFIED CELL STRUCTURE AND TECHNOLOGY WITH NEW SCHEME OF DECODER AND LAYOUT例文帳に追加

バイト、ページおよびブロックに書き込むことができ、セルアレイ中で干渉を受けず分割が良好な特性を備え、新規のデコーダ設計とレイアウトの整合ユニットと技術を使用する単体式複合型不揮発メモリ - 特許庁

This flash memory device includes a cell array including a plurality of memory cells belonging to either of a first region and a second region, and a read-out voltage adjusting part which decides read-out voltage for reading first data stored in the memory cell belonging to the first region while referring to the second data read from the memory cell belonging to the second region.例文帳に追加

本発明によるフラッシュメモリ装置は、第１領域及び第２領域のうち、何れか一つに属する複数のメモリセルを含むセルアレイと、前記第２領域に属するメモリセルから読み出された第２データを参照して前記第１領域に属するメモリセルに格納された第１データを読み出すための読み出し電圧を決める読み出し電圧調整部と、を含む。 - 特許庁

The changing step includes: a step for determining a history read reference level of a group of history cells associated with a group of memory cells of a nonvolatile memory cell array; a step for allowing correct reading of the group of history cells; a step for selecting a memory read reference level according to the first read reference level, and a step for reading the nonvolatile memory array cells.例文帳に追加

変更ステップは、不揮発性メモリセルアレイのメモリセルのグループと関連付けられた履歴セルのグループの履歴読出し基準レベルを決定する段階と、履歴セルのグループの正確な読出しを可能にする段階と、第１の読出し基準レベルに応じてメモリ読出し基準レベルを選択する段階と、不揮発性メモリアレイのセルを読出す段階とを含む。 - 特許庁

SRAM ARRAY, SRAM CELL, MICROPROCESSOR, METHOD, AND SRAM MEMORY (SRAM MEMORY AND MICROPROCESSOR COMPRISING LOGIC PORTION REALIZED ON HIGH-PERFORMANCE SILICON SUBSTRATE AND SRAM ARRAY PORTION, INCLUDING FIELD EFFECT TRANSISTOR HAVING LINKED BODY AND METHOD FOR MANUFACTURING THEM)例文帳に追加

ＳＲＡＭアレイ、ＳＲＡＭセル、マイクロプロセッサ、方法、ＳＲＡＭメモリ（高性能シリコン基板に実現された論理部分と、連結されたボディを有する電界効果トランジスタを含むＳＲＡＭアレイ部分とを備えるＳＲＡＭメモリおよびマイクロプロセッサ、およびそれらの製造方法） - 特許庁

A defective address storing circuit 108 stores a defective address of the memory cell array 101, input/output terminals to which data corresponding to the address is to be inputted and outputted, and a column set number in the redundant cell array to be replaced corresponding to this input/output terminal.例文帳に追加

不良アドレス記憶回路１０８は、メモリセルアレイ１０１の不良アドレスとこれに対応するデータの入出力がなされるべき入出力端子及び、この入出力端子に対応して置換されるべき冗長セルアレイのなかのカラムセット番号を記憶する。 - 特許庁

The semiconductor memory device 1 has a memory cell array in which nonvolatile memory cells electrically re-writable are arranged, a data holding circuit holding read data or write data of a batch processing unit of the memory cell array to be simultaneously read and written, and a data state discriminating circuit discriminating successively the state of the data in the batch processing unit held by the data holding circuit for each of a plurality of area.例文帳に追加

半導体記憶装置は、電気的書き換え可能な不揮発性メモリセルが配列されたメモリセルアレイと、前記メモリセルアレイの同時に読み出し或いは書き込みされる一括処理単位の読み出しデータ或いは書き込みデータを保持するデータ保持回路と、前記データ保持回路が保持する一括処理単位のデータ状態を、複数領域に分けて順次判定するデータ状態判定回路とを有する。 - 特許庁

This semiconductor memory is provided with a memory cell array divided into plural memory mats, a memory mat selecting circuit 71 selecting a memory mat to be activated, and a burn-in test mode detecting circuit 76 generating a burn-in test mode detecting signal BI being made an active state when a burn-in test is performed.例文帳に追加

本発明の半導体記憶装置は、複数のメモリマットに分割されたメモリセルアレイと、活性化されるメモリマットを選択するメモリマット選択回路と、バーンイン試験が実施される場合に活性状態となるバーンイン試験モード検出信号ＢＩを生成するバーンイン試験モード検出回路７６を備える。 - 特許庁