「memory cell array」に関連した英語例文の一覧と使い方(23ページ目) - Weblio英語例文検索

The memory cell array that can reduce the influence of the signals of nonselected memory cells connected to the readout-side bit line of a selected memory cell can be provided by providing a plurality of bit lines which are connected conventionally to the source regions without making the bit lines common.例文帳に追加

従来、ソース領域に接続されているビット線を共通化せず複数設けることにより、選択したセルの読み出し側のビット線に接続されている非選択セルの信号の影響を小さくすることができるセルアレイを提供できる。 - 特許庁

To provide a sense amplifier circuit for a memory cell array arranged in a matrix, capable of accurately reading a data value stored in each memory cell even when noise is applied, and to provide a semiconductor memory device including the sense amplifier.例文帳に追加

ノイズが印加されたとしても各メモリセルに記憶されているデータ値を的確に読み出して出力することができるマトリクス状に配列されたメモリセルアレイに対するセンスアンプ回路及びそれを有する半導体記憶装置を提供すること。 - 特許庁

This device is provided with a memory cell array 1 in which memory cells storing fuse data are arranged, a register 8 for fuse storing fuse data read out from the memory cell and a reference voltage circuit 9 consisting of a differential amplifier for generating reference voltage.例文帳に追加

ヒューズデータが記憶されているメモリセルが配置されているメモリセルアレイ１と、メモリセルから読み出したヒューズデータを格納するヒューズ用レジスタ８と、差動増幅器を有して構成された、基準電圧を発生する基準電圧回路９とを具備する。 - 特許庁

The nonvolatile semiconductor memory device is equipped with: a memory cell array including a plurality of memory cells to store N value data (N being an integer equal to or larger than 3); and a writing circuit configured to repeatedly execute a writing cycle on a plurality of memory cells until data writing is finished.例文帳に追加

Ｎ（Ｎは、３以上の整数）値のデータを記憶する複数のメモリセルからなるメモリセルアレイと、複数のメモリセルに対して書き込みサイクルをデータ書き込みが終了するまで繰り返し実行する書き込み回路とを備える。 - 特許庁

A memory macro 1 has a memory-cell array 2 containing a plurality of memory cells 3, complementary digit-line pair DTj and DBj connected to the memory cells 3 and a column system peripheral circuit 6 connected to the complementary digit-line pair DTj and DBj.例文帳に追加

メモリマクロ１は、複数のメモリセル３を含むメモリセルアレイ２と、メモリセル３に接続された相補デジット線対ＤＴｊ、ＤＢｊと、相補デジット線対ＤＴｊ、ＤＢｊに接続されたカラム系周辺回路６とを備えている。 - 特許庁

In a magnetic memory device having a memory cell array 2 provided with a plurality of memory cells 60 having a magneto resistive element 61, the device is provided with a refresh control section reading information stored in the memory cell and performing refresh operation rewriting the information immediately after the information is read out.例文帳に追加

磁気抵抗効果素子６１を有する記憶セル６０を複数個備えた記憶セルアレイ２を有する磁気記憶装置において、記憶セルに格納された情報を読み出し、この読み出した情報をその直後に再書き込みするリフレッシュ動作を行うリフレッシュ制御部を備えている。 - 特許庁

The semiconductor memory device is provided with a memory array including a plurality of memory cells having any of phase change elements, metal oxide resistance elements, and solid electrolytic elements, and a reference cell, and a reading circuit for reading data of a cell selected from the plurality of memory cells.例文帳に追加

半導体記憶装置は、相変化素子、金属酸化物抵抗素子、及び、固体電解質素子のいずれかを有する複数のメモリセル及び参照セルを含むメモリアレイと、複数のメモリセルのうちから選択された選択セルのデータを読み出す読み出し回路とを具備する。 - 特許庁

This nonvolatile memory device includes a memory cell array equipped with a plurality of memory cells for storing program data respectively, a data scanning unit for detecting program data having a first value, and a programming unit for programming a memory cell corresponding to a result detected by the data scanning unit.例文帳に追加

ここに開示された不揮発性メモリ装置は、各々がプログラムデータを貯蔵する複数個のメモリセルを具備したメモリセルアレイ、第１値を有するプログラムデータを検出するデータスキャニング部、および前記データスキャニング部によって検出された結果に対応するメモリセルをプログラムするプログラム部を含む。 - 特許庁

An EEPROM is mounted, the array comprises a plurality of a NROM memory cell, each memory cell is connected to one word line and two word lines, each NROM cell is erasable individually and programmable individually without disturbing a cell being not yet selected.例文帳に追加

ＥＥＰＲＯＭアレイも記載され、該アレイは、複数のＮＲＯＭメモリセルを含み、各メモリセルは、１本のワード線および２本のワード線に接続され、各ＮＲＯＭセルは、選択されていないセルをあまり外乱することなく、個々に消去可能であると共に個々にプログラム可能である。 - 特許庁

To provide a semiconductor memory, having a function with which read-out speed can be increased by equalizing input impedance of a main cell side seen from IV conversion circuits 2, 3 with input impedance of a reference cell side, in a semiconductor memory having plural cell arrays and one reference cell array.例文帳に追加

複数のセルアレイと１つのリファレンスセルアレイとを有する半導体記憶装置において、ＩＶ変換回路２、３から見えるメインセル側の入力インピーダンスとリファレンスセル側の入力インピーダンスを同一にして読み出しスピードの高速化を図る機能を有する半導体記憶装置を提供する。 - 特許庁

To improve tension characteristics and a yield rate by preventing a reduction in the sense margin of a bit line arranged in the end of a memory cell array.例文帳に追加

メモリセルアレイの端部に配置されたビット線のセンスマージンの減少を防止し、これによりリテンション特性やイールド率を向上する。 - 特許庁

A memory cell array region 10 is divided into row blocks11A, 11B for every sub-bit line 40 in which a main bit lines 30 are made to be hierarchy.例文帳に追加

メモリセルアレイ領域１０は、メインビット線３０を階層化したサブビット線４０毎にローブロック１１Ａ，１１Ｂに分割されている。 - 特許庁

By this setup, a bulk region can be kept always at a certain voltage independently of the position of memory cells without increasing a cell array in area.例文帳に追加

セルアレーの面積を増加せずに、メモリセルの位置に関係なく均一にバルク領域の電圧を一定に維持することができる。 - 特許庁

To provide a burn-in device for accelerating burn-in with a peripheral circuit part and a logic circuit part as well as with a memory cell array part.例文帳に追加

メモリセルアレイ部のみならず、周辺回路部やロジック回路部においてもバーンインの加速化を図ることが可能なバーンイン装置を得る。 - 特許庁

As a result, a space occupied by the signal line on a chip is minimized, and a data interference between the memory cell array and the signal line is prevented.例文帳に追加

その結果、チップ上で信号ラインが占める空間が最小化され、メモリセルアレイと信号ライン間のデータ干渉が防止される。 - 特許庁

A floating gate type electric field effect transistor Tr connected to a word line and a bit line is arranged on a memory cell array in the form of a matrix.例文帳に追加

メモリセルアレイには、ワード線とビット線とに接続された浮遊ゲート型電界効果トランジスタＴｒをマトリクス状に配置している。 - 特許庁

Thus, selection of a block corresponding to the block address signal ARi is performed for each memory cell array 11a, 11b.例文帳に追加

これにより、メモリセルアレイ１１ａ，１１ｂごとに、ブロックアドレス信号ＡＲｉに対応したブロックの選択が行われる構成となっている。 - 特許庁

To provide a semiconductor device capable of suppressing coupling noise between adjacent bit lines of a memory cell array in which a bit line configuration is hierarchized.例文帳に追加

ビット線構成が階層化されたメモリセルアレイの隣接ビット線間のカップリングノイズを抑制可能な半導体装置を提供する。 - 特許庁

ARRAY WITHOUT CONTACT POINT AND ISOLATION OF NONVOLATILE MEMORY CELL, EACH HAVING FLOATING GATE FOR CHARGE STORAGE, AND MANUFACTURING METHOD AND ITS USAGE例文帳に追加

各々が電荷蓄積用浮遊ゲートを持つ不揮発性メモリセルのアイソレーションの無い接点の無い配列、その製造方法及び使用方法 - 特許庁

The output signal conductors of block-address selector circuits 32b1, 32b2,... are disposed as through wirings 51 passed on the regions of the memory cell array 1.例文帳に追加

ブロックアドレス選択回路３２ｂ１，３２ｂ２，…の出力信号線はメモリセルアレイ１の領域上を通るスルー配線５１として配設される。 - 特許庁

Memory cells are arranged respectively at intersection positions of word lines and the first bit lines 1BL formed in each cell array block B0∼B7.例文帳に追加

各セルアレイブロックＢ０〜Ｂ７内に形成されたワード線ＷＬと第１ビット線１ＢＬとの交点位置に、メモリセルＭＣを配置する。 - 特許庁

Block-address selector circuits 32a1, 32b1, 32a2, 32b2,... transmitting selecting signals to each word-line driver circuit are arranged collectively on the left side of the memory cell array.例文帳に追加

各ワード線ドライバ回路に選択信号を供給するブロックアドレス選択回路３２ａ１，３２ｂ１，３２ａ２，３２ｂ２，…は、メモリセルアレイ１の左側にまとめて配置される。 - 特許庁

In discriminating the chip, a hamming distance of the data of the memory cell array is measured, and the chip is discriminated to be identical if the hamming distance is within a prescribed threshold.例文帳に追加

チップの判別は、メモリセルアレイのデータのハミング距離を測定し、ハミング距離が所定閾値以内の場合に同一チップと判別する。 - 特許庁

On the opposite side of the address signal line region RA of the first word line driver region WD1, a memory cell array CA is arranged.例文帳に追加

また、第１のワード線ドライバ領域ＷＤ１のアドレス信号線領域ＲＡとは反対側にメモリセルアレイＣＡが配置されている。 - 特許庁

A control circuit 70 controls erasion of the first or the second sector of the memory cell array 64 in accordance with the first or the second decoding signal.例文帳に追加

制御回路は、前記第１または第２復号信号に応じて前記メモリアレイの第１または第２セクタの消去を制御する。 - 特許庁

The decoder is connected to the memory cell array through a word line, and provides a word line voltage to a selected word line in response to a fetch address.例文帳に追加

デコーダはワードラインを介してメモリセルアレイと接続され、フェッチアドレスに応答して選択されたワードラインにワードライン電圧を提供する。 - 特許庁

First well regions W1, W2 and second well regions V1, V2, which are extended in the column direction of a memory cell array, are formed alternately.例文帳に追加

メモリセルアレイの列方向に延びる第１のウエル領域Ｗ_1 、Ｗ__2 及び第２のウエル領域Ｖ_1 、Ｖ_2 が交互に設けられている。 - 特許庁

A storage device comprises a cell array 101 provided on a driving circuit 102, in which potential from the driving circuit 102 is supplied to wiring connected to memory cells 100.例文帳に追加

セルアレイ１０１の内部において、メモリセル１００に接続された配線に、駆動回路１０２から電位の供給が行われる。 - 特許庁

Write-in data DQ is taken in by a latch circuit 22 in a period in which read-out of data from a memory cell array is not performed and held.例文帳に追加

書込データＤＱは、メモリセルアレイからのデータの読出が行なわれていない期間にラッチ回路２２により取込まれて保持される。 - 特許庁

To provide a method, apparatus and program for speedily, precisely and easily executing a circuit simulation of a large scale memory cell array such as a DRAM.例文帳に追加

ＤＲＡＭ等、大規模メモリセルアレイの回路シミュレーションを高速、高精度で容易に実行可能とする方法、装置、プログラムの提供。 - 特許庁

To restrain an increase in the area of a semiconductor storage device by reducing a well boundary part of a memory cell array.例文帳に追加

メモリセルアレイのウエル境界部分を縮小することにより、半導体記憶装置の面積の増加を抑えることを目的としている。 - 特許庁

Read data read from a memory cell array 15 by a read command in a normal operation mode are readable from an external terminal 10.例文帳に追加

通常動作モードにおいてリードコマンドによってメモリセルアレイ１５から読み出されたリードデータが外部端子１０から読み出し可能とされる。 - 特許庁

To provide a high-density cross point resistor memory array which is self-aligned to a bottom electrode and has a separated PCMO cell pillar.例文帳に追加

底部電極に対して自己整合された、分離ＰＣＭＯセルピラーを有する高密度クロスポイント抵抗体メモリアレイを提供すること。 - 特許庁

A floating gate electrode FG for information charge storage is provided in a memory cell array MR on a principal plane of a semiconductor substrate 1S.例文帳に追加

半導体基板１Ｓの主面のメモリセルアレイＭＲには情報電荷蓄積用の浮遊ゲート電極ＦＧが配置されている。 - 特許庁

Higher-order word data LW and lower-order word data UW are reduced to 8-bit byte data and stored in a memory cell array 10.例文帳に追加

上位ワードデータＬＷおよび下位ワードデータＵＷは、それぞれ８ビットのバイトデータに縮退して、メモリセルアレイ（１０）内に格納する。 - 特許庁

The memory cell array is divided in the second direction B and has a plurality of sectors 0, 1, etc., having their lengths in the first direction A.例文帳に追加

メモリセルアレイ領域は、第２の方向Ｂで分割され、第１の方向Ａを長手方向とする複数のセクタ０，１，…を有する。 - 特許庁

Picture data of respective 18 pixels, 4 pixels, 1 pixel of hierarchies 1-3 (8 bits data respectively) are stored in one part 160 of a memory cell array.例文帳に追加

メモリセルアレイの一部１６０ａには、階層１〜３の夫々１６画素、４画素、１画素の画像データ（夫々８ビットデータ）を記憶する。 - 特許庁

A wordline drive circuit 21 for driving each of wordlines (22a, 22b, 22c, 22d,...) is arranged in one direction only of single side of a memory cell array 10.例文帳に追加

各ワード線（２２ａ、２２ｂ、２２ｃ、２２ｄ、・・・）をドライブするワード線ドライブ回路２１をメモリセルアレイ１０の片側一方向のみに配置する。 - 特許庁

A nonvolatile semiconductor memory device 10 is provided with a memory cell array 20; a shift value storing region 25 which stores a shift value SET; a control circuit 50 which controls data reading and writing for the memory cell array 20 and the shift value storing region 25; and a data processing circuit 100 which is connected to the control circuit 50.例文帳に追加

不揮発性半導体記憶装置１０は、メモリセルアレイ２０と、シフト値ＳＦＴを格納するシフト値格納領域２５と、メモリセルアレイ２０及びシフト値格納領域２５に対するデータの読み書きを制御する制御回路５０と、制御回路５０に接続されたデータ処理回路１００とを備える。 - 特許庁

At an initial write-in operation, of which data are written into the main memory cell array 10, the first area SP1 is selected as the data writing end, and the reference cell 12 for main memory is selected as the reference data writing end.例文帳に追加

メインメモリセルアレイ１０にデータが書き込まれる初回の書込み動作時には、データ書込み先として第１領域ＳＰ１が選択され、リファレンスデータの書込み先としてメインメモリ用リファレンスセル１２が選択される。 - 特許庁

To provide a semiconductor storage device wherein, with a matrix array comprising a memory cell of less elements, the destruction or disturbance of data is eliminated at reading or erasing/writing of the data of memory cell.例文帳に追加

メモリセルのデータの読み出しまたは消去・書き込みにおけるデータの破壊およびディスターブを皆無とし、かつ少ない素子からなるメモリセルでマトリクスアレイを構成した半導体記憶装置を提供することを目的とする。 - 特許庁

Plural pairs of data lines DQ, bDQ performing data transfer between a memory cell selected on a memory cell array 10 and them are arranged, and a data buffer 19 is connected to respective one end of the pairs of data line DQ, bDQ.例文帳に追加

メモリセルアレイ１０上に選択されたメモリセルとの間でデータ転送を行う複数のデータ線対ＤＱ，ｂＤＱが配設され、データ線対ＤＱ，ｂＤＱの一端にデータバッファ１９が接続される。 - 特許庁

To provide a memory device utilizing a multiple layer nano tube cell in which a cross-point cell array including a capacitor element and a PNPN nano tube switch is effectively arranged to allow reducing the whole memory size.例文帳に追加

本発明は多層ナノチューブセルを利用したメモリ装置に関し、キャパシタ素子とPNPNナノチューブスィッチを含むクロスポイントセルアレイを効率的に配置して全体的なメモリのサイズを縮小可能にする技術を開示する。 - 特許庁

In a memory cell array 11 of an SRAM10, a plurality of precharge & equalize circuits 14L, 14M, and 14U extending to the column direction of the memory cell 12 are set up to precharge bit lines Bit and XBit to the prescribed potential.例文帳に追加

ＳＲＡＭ１０のメモリセルアレイ１１には、メモリセル１２の列方向に伸びるビット線Ｂｉｔ，ＸＢｉｔを所定の電位にプリチャージする複数のプリチャージ＆イコライズ回路１４Ｌ，１４Ｍ，１４Ｕが設けられている。 - 特許庁

To improve an operation margin by increasing the amount of accumulated charge of memory cells in the memory cell array by simple constitution and also to improve the operation margin of a DRAM without increasing a power consumption or chip area by making a dummy cell unnecessary.例文帳に追加

簡単な構成でメモリセルアレイ内のメモリセルの蓄積電荷量を増加させ、動作マージンを向上させると共に、ダミーセルを不要とし、消費電力やチップ面積を増やさずにＤＲＡＭの動作マージンを向上させる。 - 特許庁