「memory cell array」に関連した英語例文の一覧と使い方(21ページ目) - Weblio英語例文検索

The column control circuit 2 and the raw control circuit 3 execute data write-in operation for applying voltage required for writing data in the memory cell of the memory cell array 1 and data erasing operation for applying data required for erasing of data to the other memory cell simultaneously.例文帳に追加

カラム制御回路２及びロウ制御回路３は、メモリセルアレイ１の一のメモリセルにデータの書き込みに必要な電圧を印加するデータ書き込み動作と、他のメモリセルにデータの消去に必要な電圧を印加するデータ消去動作とを同時に実行する。 - 特許庁

In a state wherein a silicon nitride film is used as a charge-trap film of each of memory cells MS arranged in a matrix in a memory cell array 1. silicon oxide films are used as gate insulating films of selection transistors SG1, SG2 included in a NAND cell MS together with the memory cell MC.例文帳に追加

メモリセルアレイ１にマトリクス状に配置されたメモリセルＭＣのチャージトラップ膜として、シリコン窒化膜を用いた上で、メモリセルＭＣとともにＮＡＮＤセルＭＳに含まれる選択トランジスタＳＧ１、ＳＧ２のゲート絶縁膜として、シリコン酸窒化膜を用いる。 - 特許庁

To provide write-in architecture used in a magnetic random access memory(MRAM) device in which adjacent cells in an array are not disturbed with a harmful form, preservation of data stored in the array is improved, and individual memory cell in the array can be selected.例文帳に追加

アレイ内の隣接セルを害のある形で擾乱せず、そこに保管されたデータの保全性を高める、アレイ内の個々のメモリ・セルの選択を可能にする、磁気ランダム・アクセス・メモリ（ＭＲＡＭ）デバイス内で使用される書込アーキテクチャを提供する。 - 特許庁

The nonvolatile memory comprises a memory cell array constituted of complete depletion type memory TFTs(thin film transistors), drive circuits of memory cells and another peripheral circuit, which are integrally formed on the same substrate.例文帳に追加

不揮発性メモリを完全空乏型のメモリＴＦＴ（薄膜トランジスタ）によって構成されるメモリセルアレイ、メモリセルの駆動回路および他の周辺回路によって構成し、これらを同一基板上に一体形成する。 - 特許庁

An architecture and a method are provided for implementing a non-strobed operation on an array cell within a memory array in which a reference unit is provided for emulating the response of an array cell during a desired operation, for example, read, program verify, erase verify, or other types of read operations.例文帳に追加

所望の動作、例えば読出し、プログラム検査、消去検査、あるいは、他のタイプの読出し動作の間に、アレイセルの応答をエミュレートする基準ユニットが提供される、メモリアレイ内のアレイセル上で非ストローブ動作を実施するアーキテクチャおよび方法。 - 特許庁

To provide a programmable reference used to identify a state of an array cell in a multi-density or low voltage supply flash EEPROM memory array.例文帳に追加

多密度または低電圧源一括消去型ＥＥＰＲＯＭメモリアレイにおけるアレイセルの状態を認識するのに用いられるプログラム可能基準を提供する。 - 特許庁

This semiconductor storage device includes a plurality of memory cell array blocks 32, and an array area 30 connected to a data I/O lines 41 amounting to k lines (k is a natural number).例文帳に追加

半導体記憶装置は複数のメモリセルアレイブロック３１を含むと共に、ｋ本（ｋは自然数）のデータ入出力線４１に接続されたアレイ領域３０を含む。 - 特許庁

The memory device 100 also includes a plurality of array lines having a plurality of row lines BL each one for selecting the memory cell P of a corresponding row and a plurality of column lines WL each one for selecting the memory cell P of a corresponding column.例文帳に追加

メモリ装置１００は、対応する行のメモリセルＰをそれぞれ選択する複数の行ラインＢＬと、対応する列のメモリセルＰをそれぞれ選択する複数の列ラインＷＬとを有する複数のアレイラインを有する。 - 特許庁

A memory cell array 1 has a memory cell MC, having a ferroelectric capacitor CM storing binary data in a non-volatile state according to positive or negative residual polarization, and a dummy cell DC having a capacitor CD for reference generating reference voltage.例文帳に追加

メモリセルアレイ１は、残留分極の正負に応じて二値データを不揮発に記憶する強誘電体キャパシタＣＭを持つメモリセルＭＣと、参照電圧を発生する参照用キャパシタＣＤを持つダミーセルＤＣとを有する。 - 特許庁

This memory has first cell areas 31a, where a tunnel oxide film 31-5a of cells is set at 80 Å thick and second cell areas 31b where a tunnel oxide film 31-5b of cells is set at 120 Å thick, thus constituting a memory cell array 31.例文帳に追加

たとえば、セルのトンネル酸化膜３１-5a の膜厚が８０オングストロームとされた第１セルエリア３１ａと、トンネル酸化膜３１-5b の膜厚が１２０オングストロームとされた第２セルエリア３１ｂとを有して、メモリセル・アレイ３１を構成する。 - 特許庁

The semiconductor memory device includes: a first memory cell array 201 in which a plurality of first memory cells 101 reading or writing data are arranged in a matrix; and a second memory cell array 202 in which a plurality of second memory cells 102 for amplifying and storing data of some first memory cells 101 among the plurality of the first memory cells 101 arranged in a corresponding column are arranged in a matrix.例文帳に追加

本発明にかかる半導体記憶装置は、データの読み出し又は書き込みが行われる第１のメモリセル１０１が行列状に複数配置された第１のメモリセルアレイ２０１と、対応する列に配置された複数の第１のメモリセル１０１のうち、何れかの第１のメモリセル１０１のデータを増幅し記憶する第２のメモリセル１０２が、行列状に複数配置された第２のメモリセルアレイ２０２と、を備える。 - 特許庁

Consequently, the influence of an proximity effect is absorbed in this portion, and the influence of the proximity effect does not attain to a memory element in a memory cell array area B as is the case with a DRAM adopting a conventional half cell.例文帳に追加

従って、この部分で近接効果の影響が吸収され、従来のハーフセルを採用したＤＲＡＭと同様に、メモリセルアレイ領域Ａ内の記憶素子には近接効果の影響は及ばない。 - 特許庁

Since the source side local bit lines are coupled to a ground node at their both ends, the memory cell source resistance is reduced and the in-array positional dependency of the source resistance of the memory cell is reduced.例文帳に追加

ソース側ローカルビット線がその両端で接地ノードに結合されるため、メモリセルソース抵抗を低減することができまた、メモリセルのソース抵抗のアレイ内位置依存性を低減することができる。 - 特許庁

To provide a semiconductor storage device avoiding increase in the area of a memory cell array by dispensing with a dummy memory cell while keeping reducing effect of capacity between adjoining bit lines by employing a bit line cross method.例文帳に追加

ビット線交差方式を採用して隣接ビット線間の容量を低減する効果を維持しつつも、ダミーメモリセルを無くしてメモリセルアレイの面積の増大を回避し得る半導体記憶装置を得る。 - 特許庁

In the upper part of a memory cell region where a transistor array of the stack type gate structure including a stray gate is formed, a barrier including Ti covering the memory cell region is formed and a passivation layer is also formed at the upper part thereof.例文帳に追加

浮遊ゲートを持つスタック型ゲート構造のトランジスタアレイが形成されたメモリセル領域の上方に、メモリセル領域を覆うＴｉ含有バリアを形成し、その上方にパッシベーション層を形成する。 - 特許庁

A memory cell selecting operation is arbitrated by an arbitrating circuit 124 in a control circuit 21 in order to prevent competition with an arithmetic operation in the arithmetic circuit, and the refresh of the memory cell array is executed.例文帳に追加

この演算回路における演算操作と競合を回避するように制御回路（２１）内の調停回路（１２４）によりメモリセル選択動作を調停してメモリセルアレイのリフレッシュを実行する。 - 特許庁

The first circuit is for refreshing only each memory cell within the array of each phase change memory cell that is programmed to a non-crystalline state in response to a request for refresh operation.例文帳に追加

上記第１回路は、リフレッシュ動作のための要求に対応して、上記アレイ内の非結晶状態にプログラムされた各相変化メモリセルの各メモリセルのみをリフレッシュするためのものである。 - 特許庁

Information to inhibit or approve the rewrite of a memory cell in an memory cell array 30 is set to an inhibit information setting section 60 which outputs a security signal SEQi in the unit of word lines WLi.例文帳に追加

禁止情報設定部６０には、メモリセルアレイ３０中のメモリセルの書き換えを禁止または許可する情報が設定され、ワード線ＷＬｉ単位にセキュリティ信号ＳＥＱｉが出力されている。 - 特許庁

Dispersion of finished size of elements is improved in spare memory cell parts which are arranged often at a periphery part of an array, the rate of success in the case of relieving by performing replacement by a spare memory cell is improved.例文帳に追加

アレイ周辺部分に配置されることが多いスペアメモリセル部分が、素子の仕上り寸法のばらつきに強くなり、スペアメモリセルに置換して救済するばあいの成功率が向上する。 - 特許庁

The data storage circuit includes at least one static latch circuit and a plurality of dynamic latch circuits when setting 2^k threshold voltage (k is a natural number equal to 3 or more) in each memory cell in the memory cell array.例文帳に追加

データ記憶回路は、メモリセルアレイ内の各メモリセルに２^ｋ個（ｋは３以上の自然数）の閾値電圧を設定する場合、少なくとも１つのスタティックラッチ回路と、複数のダイナミックラッチ回路を有している。 - 特許庁

To provide a semiconductor memory device which has a simple configuration without requiring any redundant cell array, has no risk of delaying access time and complicating the configuration and is provided with a defective memory cell relief means.例文帳に追加

冗長セルアレイを必要としない簡単な構成であり、アクセス時間が遅延する虞もなく、構成が複雑化することもない、欠陥メモリセル救済手段を備えた半導体記憶装置を提供する。 - 特許庁

A nonvolatile memory NVMEM included in the microcomputer sets a first memory cell area ARY1 of which the data storage life-time becomes 10 years or longer in the memory array NVARY and a second memory cell area ARY2 of which the data storage life-time becomes 1-365 days.例文帳に追加

例えば、マイクロコンピュータに含まれる不揮発性メモリＮＶＭＥＭにおいて、そのメモリアレイＮＶＡＲＹ内にデータ保持寿命が１０年以上となる第１メモリセル領域ＡＲＹ１と、データ保持寿命が１〜３６５日となる第２メモリセル領域ＡＲＹ２を設ける。 - 特許庁

To provide a semiconductor memory device in which the number of memory cells per bit line is increased by dissolving a current of a bit line caused regularly by an off-leak current of a memory cell, enlarging of the scale of a memory cell array is realized, and chip area can be reduced.例文帳に追加

メモリセルのオフリーク電流により定常的に生じるビット線の電流を解消することにより、ビット線あたりのメモリセル数を増加させ、メモリセルアレイの大規模化を実現し、チップ面積の低減が可能な半導体記憶装置を提供する。 - 特許庁

This device has a memory cell array 11 having at least three memory cells A, B and C for storing data and a majority decision circuit for selecting data in the memory cell, which is not affected by a software error, according to a majority decision concerning the stored contents of the respective memory cells A, B and C.例文帳に追加

データを格納する少なくとも３つ以上のメモリセルＡ，Ｂ，Ｃを備えたメモリセルアレイ１１と、メモリセルＡ，Ｂ，Ｃの各々の記憶内容について多数決をとってソフトエラーを被っていないメモリセルのデータを選択する多数決回路とを有する。 - 特許庁

The nonvolatile semiconductor memory includes a memory cell array of a number of nonvolatile memory cells, a program voltage generator switching a current supply amount based on the number of memory cells to be programmed simultaneously out of those memory cells, and a selector circuit to pick up the memory cell to be programmed out of a number of memory cells and to supply the current of the program voltage generator outputs.例文帳に追加

複数の不揮発性メモリセルが配列されたメモリセルアレイと、複数のメモリセルのうち、同時にプログラムするメモリセルの数に基づいて電流供給量を切り換えるプログラム電圧発生部と、プログラム電圧発生部が出力する電流を複数のメモリセルのうち、プログラムするメモリセルを選択して電流を流す選択回路と、を備える。 - 特許庁

The optimal write voltage for each block can be stored in a part of the memory cell array 1, i.e., a write voltage storage area 1a.例文帳に追加

ブロック毎の最適書き込み電圧は、メモリセルアレイ１の一部を書き込み電圧記憶領域１ａとしてここに記憶する。 - 特許庁

A column of row decoders 20 is arranged at a word line end part of the memory cell array 10 and a column decoder 30 is arranged at a bit line end part.例文帳に追加

メモリセルアレイ１０のワード線端部にロウデコーダ列２０が配置され、ビット線端部にカラムデコーダ３０が配置される。 - 特許庁

When a depression Tr(transistor) due to excess erase exists on respective bit lines of the memory cell array, only '1' is outputted from the output data.例文帳に追加

メモリセルアレイの各ビット線に過消去によるディプレッションＴｒがあると、出力データからは"１"しか出力されない。 - 特許庁

In this case, the address FIFO 25 sequentially stores the address of write data and then outputs the address to the memory cell array 21 after the end of read operation.例文帳に追加

このときアドレスFIFOは、書込データのアドレスを順次貯蔵し、読出動作完了後に順次メモリセルアレーに出力する。 - 特許庁

The memory cell array region has eight control gates(CG) drivers 300-0 to 300-7 as a control gate driving section for the sector region 0.例文帳に追加

セクタ領域０のためのコントロールゲート駆動部として、８つのコントロールゲート（ＣＧ）ドライバ３００−０〜３００−７を有する。 - 特許庁

The reference circuit 1 outputs a reference voltage Vref to be compared with a bit line signal output from a memory cell array 4.例文帳に追加

リファレンス回路１は、メモリセルアレイ４から出力されるビット線信号と比較されるリファレンス電圧Ｖｒｅｆを出力する。 - 特許庁

The dummy access transistor ATRd is turned on in response to activation of column selection lines CSL1 to CSLm of a corresponding memory cell array.例文帳に追加

ダミーアクセストランジスタＡＴＲｄは、対応するメモリセル列のコラム選択線ＣＳＬ１〜ＣＳＬｍの活性化に応答してオンする。 - 特許庁

For a pair of bit lines BL and XBL, the power source modules 5a and 5b are disposed on the periphery of a side opposite a memory cell array part 3.例文帳に追加

１対のビット線BL，XBL に対して、メモリセルアレイ部３のそれぞれ反対側の周辺に電源モジュール５ａ，５ｂを設ける。 - 特許庁

In addition, when used for flash programming a memory cell array 10, a relatively narrow threshold voltage distribution V_t is obtained.例文帳に追加

さらに、本発明によりメモリセルアレイ１０のフラッシュプログラミングに使用した場合に比較的狭い閾値電圧分布Ｖ_ｔが得られる。 - 特許庁

The protective pad 16 is in a electrically floating state, and the memory cell array and the fuse section have substantially the same structure.例文帳に追加

保護パッド１６は、電気的にフローティング状態であり、メモリセルアレイ部の構造とヒューズ部の構造は、実質的に同一である。 - 特許庁

A substrate potential setting circuit 10, which controls substrate potential at least when data are written, is provided in row units of a memory cell array 1.例文帳に追加

メモリセルアレイ（１）の列単位で少なくともデータ書込時に基板電位を制御する基板電位設定回路（１０）を設ける。 - 特許庁

During the period, access for the memory cell array 51 is prohibited, when it reaches a normal block, reading data from the block is started again.例文帳に追加

その間、メモリセルアレイ５１へのアクセスを禁止し、正常なブロックに達したら、そのブロックからのデータの読み出しを再開する。 - 特許庁

To provide a nonvolatile semiconductor storage device in which a memory cell array is reducible in size, and to provide a method of manufacturing the same.例文帳に追加

メモリセルアレイのサイズを縮小することができる不揮発性半導体記憶装置及びその製造方法を提供する。 - 特許庁

Also, a control part 30 executes intensive refresh for a memory cell array 15 by assert of a refresh instruction signal/SREF.例文帳に追加

また、制御部３０は、リフレッシュ指示信号／ＳＲＥＦのアサートによってメモリアレイ１５に対して集中リフレッシュを実行する。 - 特許庁

In a semiconductor device 1, a memory cell array 20 is divided into four blocks, that is, a block A, a block B, a block C, and a block D.例文帳に追加

半導体装置１は、メモリセルアレイ２０が四つのブロック、すなわち、ブロックＡ、ブロックＢ、ブロックＣ、ブロックＤに分割されている。 - 特許庁

To provide a circuit for a high density resistive memory array in which a leak current from a cell being not selected is suppressed to the absolute minimum.例文帳に追加

選択されなかったセルからの漏れ電流を最小限に抑える、高密度抵抗性メモリアレイ用の回路の提供。 - 特許庁

A data line is provided independently for each of the regular memory cell array, the row redundant circuit 70, and the column redundant circuit 80.例文帳に追加

正規メモリセルアレイ、ロウ冗長回路７０およびコラム冗長回路８０のそれぞれに対して独立にデータ線が設けられる。 - 特許庁

The data corresponding to one page, after data rewrite is written to a page in the memory cell array corresponding to a page address (row address) of a copy destination.例文帳に追加

データの書き換え後の１ページ分のデータは、コピー先のページアドレス（ロウアドレス）に対応したメモリセルアレイ内のページに書き込まれる。 - 特許庁

When a signal from the outside is received, the signal is switched to the redundant memory cell array, and the number of repair times is determined.例文帳に追加

外部より信号を受けると、当該冗長メモリセルアレイに信号が切り替わり、不良救済回数の判定が行われる。 - 特許庁

To provide a non-volatile semiconductor memory which enables excellent performance for page copy operation to be made possible with a plurality of cell array.例文帳に追加

複数セルアレイを備えて優れたパフォーマンスのページコピー動作を可能とした不揮発性半導体記憶装置を提供する。 - 特許庁