「memory cell array」に関連した英語例文の一覧と使い方(24ページ目) - Weblio英語例文検索

Only a first level shift circuit LSI out of two kinds of level shift circuits is arranged at a local word drive line driving circuit LWD being near from a memory cell array MCA, a second level shift circuit LS2 is arranged at a global word drive line driving circuit GWD being far from the memory cell array MCA.例文帳に追加

メモリセルアレイＭＣＡから近い、ローカルワードドライブ線駆動回路ＬＷＤには、二種類のレベルシフト回路のうちの第１のレベルシフト回路ＬＳ１のみを配置し、第２のレベルシフト回路ＬＳ２をメモリセルアレイＭＣＡから離れたグローバルワードドライブ線駆動回路ＧＷＤに配置している。 - 特許庁

In a non-volatile semiconductor memory in which read-out operation from an arbitrary memory cell array block MA and write-in or erase operation of the other memory cell array block MA can be performed simultaneously on one chip, the device has a security function against illegal rewriting after data are written once, while the device can be provided with a memory cell array block MA storing the information requiring no rewrite.例文帳に追加

任意のメモリセルアレイブロックＭＡからの読み出し動作と、他のメモリセルアレイブロックＭＡの書き込みまたは消去動作とを１チップ上において同時に実行できる不揮発性半導体記憶装置１において、ライトステートマシン（ＷＳＭ）７によってブロックロック設定部Ｌにブロックロック（ロックビット）を設定することで、１回データを書き込んだ後の不正書き換えに対するセキュリティ機能を有すると共に書き換えを必要としない情報を格納するメモリアレイブロックＭＡを設けることができる。 - 特許庁

The semiconductor memory device includes: word lines WL; a memory cell array 10 constituted of a plurality of memory cells MC; global bit lines GBL; a global sense amplifier 11; local bit lines LBL; and a local sense amplifier 12.例文帳に追加

本発明の半導体記憶装置は、ワード線ＷＬと、複数のメモリセルＭＣからなるメモリセルアレイ１０と、グローバルビット線ＧＢＬと、グローバルセンスアンプ１１と、ローカルビット線ＬＢＬと、ローカルセンスアンプ１２を備えている。 - 特許庁

The memory is provided with a memory array 1 which includes a bit line BL, a word line WL which is arranged to cross the bit line BL and a memory cell which is connected between the bit line BL and the word line WL.例文帳に追加

このメモリは、ビット線ＢＬと、ビット線ＢＬと交差するように配置されたワード線ＷＬと、ビット線ＢＬとワード線ＷＬとの間に接続されたメモリセルとを含むメモリセルアレイ１を備えている。 - 特許庁

The nonvolatile memory device includes a nonvolatile memory cell array including a plurality of nonvolatile memory cells connected to a plurality of word lines, and a word line voltage generator for generating first and second sequences of voltage pulses.例文帳に追加

不揮発性半導体メモリ装置は、複数のワードラインに接続された複数の不揮発性メモリセルを含む不揮発性メモリセルアレイと、第１及び第２電圧パルスシーケンスを発生させるワードライン電圧発生器とを含む。 - 特許庁

Therefore, in an extended direction of bit line BL, arranging interval of memory cells MC in the memory cell array 110 to 116 can be narrowed, thereby providing a ferroelectric memory device with high density integration.例文帳に追加

従って、ビット線ＢＬの延在方向において、メモリセルアレイ１１０〜１１６におけるメモリセルＭＣの配置間隔を狭くすることができるので、集積度が高い強誘電体メモリ装置を提供することができる。 - 特許庁

This semiconductor memory device is provided with a memory cell array constituted by arranging a plurality of memory cells 1, each of which includes an anti-fuse element 11 on which data can be written by destroying a gate insulation film by high voltage.例文帳に追加

この半導体記憶装置は、ゲート絶縁膜を高電圧で破壊することによりデータ書き込みが可能なアンチヒューズ素子１１を含むメモリセル１を複数個配置して構成されるメモリセルアレイを備えている。 - 特許庁

The device includes a memory cell array in which a plurality of memory cells are arranged, wherein each memory cell MC is formed between a bit line and a word line at an intersection of the bit line BL extending in X direction with the word line WL extending in Y direction differ from the X direction.例文帳に追加

複数のメモリセルが配置されたメモリセルアレイを備え、各メモリセルＭＣは、Ｘ方向に延びたビット線ＢＬと、Ｘ方向とは異なるＹ方向に延びたワード線ＷＬとが交差する位置に、それぞれ、ビット線とワード線とに挟まれて形成されている。 - 特許庁

This sense amplifier (38) comprises differential amplifiers (Q5, Q6) provided with first and second input nodes (74, 75), and reads out data in a multiple-state memory cell (RM) of a resistive memory array (30) responding to read-out voltage (VR) applied to both ends of the memory cell (RM) being sensed.例文帳に追加

第1と第2の入力ノード(74,75)を備えた差動増幅器(Q5,Q6)を含み、センシングされるメモリセル(Ｒ_Ｍ)の両端に印加される読み取り電圧(VR)に応答して、抵抗性メモリアレイ(30)の複数状態メモリセル(Ｒ_Ｍ)のデータを読み取るためのセンス増幅器(38)が提供される。 - 特許庁

A first circuit block (word driver group, WDBK) which drives the plurality of word lines is disposed between a second circuit block (phase change type chain cell control circuit, PCCCTL) which drives the first or the second gate lines and the plurality of memory cell groups (memory cell array, MA).例文帳に追加

そして、複数のワード線を駆動する第一の回路ブロック（ワードドライバ群ＷＤＢＫ）は、第一乃至第二のゲート線を駆動する第二の回路ブロック（相変化型チェインセル制御回路ＰＣＣＣＴＬ）と、複数のメモリセル群（メモリセルアレーＭＡ）との間に配置される。 - 特許庁

Then, a latch control signal LC is generated by receiving the fall of a one shot pulse, the address is taken into a latch 2 and an access is made to a memory cell array 6.例文帳に追加

次に、ワンショットパルスの立ち下がりを受け、ラッチ制御信号ＬＣを生成してアドレスをラッチ２に取り込んでメモリセルアレイ６にアクセスする。 - 特許庁

To provide a device, a circuit and a method for synchronizing input of a data group into a memory cell array and output of a data group to outside the device.例文帳に追加

メモリセルアレイへのデータグループの入力と装置外部へのデータグループの出力を同期させるための装置、回路及び方法が提供される。 - 特許庁

A sense node SA is connected to a selected bit line BL of a memory cell array 1 through a NMOS transistor QN1 for clamp and a column 2.例文帳に追加

センスノードＳＡは、クランプ用ＮＭＯＳトランジスタＱＮ１を介し、カラム２を介して、メモリセルアレイ１の選択されたビット線ＢＬに接続される。 - 特許庁

To provide a non-volatile semiconductor storage that redundant bit lines can be provided in a memory cell array being divided into plural erasing blocks.例文帳に追加

複数の消去ブロックに分割されているメモリセルアレイでのビット線の冗長を可能とする不揮発性半導体記憶装置を提供する。 - 特許庁

When data are to be written in a nonvolatile memory cell array 8, the data are first stored in the page buffer 4 consisting of a plurality of pages.例文帳に追加

不揮発性のメモリセルアレイ８にデータを書き込もうとする場合、そのデータは先ず複数ページにより構成されたページバッファ４に格納される。 - 特許庁

Then a latch control signal LC is generated in response to the fall of the one-shot pulse and the address is supplied to a latch 2 to access a memory cell array 6.例文帳に追加

次に、ワンショットパルスの立ち下がりを受け、ラッチ制御信号ＬＣを生成してアドレスをラッチ２に取り込んでメモリセルアレイ６にアクセスする。 - 特許庁

The variable write-in current is generated so that variations of coercive force of the memory cell (130) varied conforming to variations of array temperature can be adjusted.例文帳に追加

可変の書込み電流は、アレイの温度が変化するに従い変化するメモリセル(130)の保持力の変化を調整するように生成される。 - 特許庁

The memory cell array region is divided in the second direction B, and has a plurality of sector regions 0, 1,... of which the longitudinal direction is the first direction A.例文帳に追加

メモリセルアレイ領域は、第２の方向Ｂで分割され、第１の方向Ａを長手方向とする複数のセクタ領域０，１，…を有する。 - 特許庁

To provide a semiconductor storage device provided with high power supply ability and capable of effectively widening an element forming region other than a memory cell array.例文帳に追加

高い電源供給能を持ち、メモリセルアレイ以外の素子形成領域を実効的に広げることが可能な半導体記憶装置を得る。 - 特許庁

Striplike areas of the memory cell array extending transversely across the bit lines are reserved by a blocking layer (11) to be occupied by bit line contacts.例文帳に追加

ビット線を横切って走るメモリセルアレイのストリップ状エリアは、ビット線コンタクトによって占有されるように、ブロッキング層（１１）によって、リザーブされる。 - 特許庁

The peripheral circuit is constituted so as to access only a region of the memory cell array 11 selected in accordance with the status of the antifuse 53.例文帳に追加

周辺回路は、アンチヒューズ５３の状態に応じて選択されるメモリセルアレイ１１の領域のみにアクセスするように構成されている。 - 特許庁

The pair of complementary data bus transmits continuously and alternately even-numbered address data Even and odd-numbered address data Odd read out from a memory cell array.例文帳に追加

相補データバス対は、メモリセルアレイから読出される偶数アドレスデータＥｖｅｎと奇数アドレスデータＯｄｄとを連続して交互に伝送する。 - 特許庁

To provide a semiconductor device capable of suppressing coupling noise between adjacent global bit lines in a memory cell array with hierarchical bit line constitution.例文帳に追加

ビット線構成が階層化されたメモリセルアレイにおいて、隣接グローバルビット線間のカップリングノイズを抑制可能な半導体装置を提供する。 - 特許庁

The control circuit is provided with time-out circuits 9A, 10A, and operation of the memory cell array is controlled by this time-out circuit at the read time.例文帳に追加

上記制御回路はタイムアウト回路９Ａ，１０Ａを備え、読み出し時にはこのタイムアウト回路によってメモリセルアレイの動作が制御される。 - 特許庁

To provide a semiconductor integrated circuit in which boosting voltage VPP can be generated responding to voltage used for a memory cell array region.例文帳に追加

メモリセルアレイ領域に使用する電圧に応答して昇圧電圧ＶＰＰを発生することができる半導体集積回路を提供する。 - 特許庁

The data mask control part 101 outputs an internal mask signal for controlling data transfer between the memory cell array 11 and a data input/output contact terminal.例文帳に追加

データマスク制御部１０１は、メモリセルアレイ１１とデータ入出力接点とのデータ授受を制御する内部マスク信号を出力する。 - 特許庁

The control circuit 17 writes data to a memory cell array 24 on the basis of information stored in the ROM fuse 11 and a data register 22.例文帳に追加

制御回路１７は、ＲＯＭヒューズ１１及びデータレジスタ２２に記憶されている情報に基づいてメモリセルアレイ２４にデータを書き込む。 - 特許庁

To prevent failures caused by the lowering of the etching accuracy in the end region of a memory cell array.例文帳に追加

メモリセルアレイ端の領域のエッチング精度の低下に起因した不良を防ぐことができる半導体記憶装置を提供することを目的としている。 - 特許庁

The first read transfer transistor Qrx1 is used in common between at least two SRAM cells MC1 and MC2 in the memory cell array.例文帳に追加

第１の読み出し転送トランジスタＱｒｘ１は、メモリセルアレイ内の少なくとも２つのＳＲＡＭセルＭＣ１、ＭＣ２の間で共有される。 - 特許庁

The second contact wiring connects the other end of the circuit section and the second wiring at the opposite side of the first contact wiring of the first memory cell array.例文帳に追加

第２コンタクト配線は、第１メモリセルアレイ部の第１コンタクト配線とは反対の側で、回路部の他端と第２配線とを接続する。 - 特許庁

To provide a semiconductor storage device reading and transferring data and threshold voltage information from a memory cell array at a high rate.例文帳に追加

メモリセルアレイからデータ及びしきい値電圧情報を高速に読み出すとともに転送することが可能な半導体記憶装置を提供する。 - 特許庁

Information whether a defective part exists in a memory cell array belonging to the same block or not is programmed in the block discriminating part 131.例文帳に追加

ブロック判定部１３１に対して，同じブロックに属するメモリセルアレイに不良箇所が存在するか否かについての情報がプログラムされる。 - 特許庁

Then a flip-flop FF2 retrieves the request from the command decoder at the clock timing from the clock phase adjusting unit 130 to supply it to a memory cell array 200.例文帳に追加

そして、フリップフロップFF_2は、クロック位相調整部130からのクロックタイミングでコマンドデコーダからの要求を取り込んでメモリセルアレイ200に供給する。 - 特許庁

The first memory 2 includes a peripheral circuit 4 to which the first and second voltages are supplied, and a cell array core 3 to which the first and third voltages are supplied.例文帳に追加

第１メモリ２は、第１、第２電圧を供給される周辺回路４、第１、第３電圧が供給されるセルアレイコア３を含む。 - 特許庁

To prevent matching displacement of a bit line contact isolation region from a bit line diffusion layer in a bit line backing region of a virtual ground type memory cell array.例文帳に追加

仮想接地式メモリセルアレイのビット線裏打ち領域において、ビット線コンタクト分離領域とビット線拡散層との合わせズレを防ぐ。 - 特許庁

When receiving a memory test pattern for a pattern input period, the flash ROM 40 latches the memory test pattern in its inside, and the latched data of memory test pattern are written in a memory cell array for a nonvolatile program period after a lapse of the pattern input period.例文帳に追加

フラッシュＲＯＭ４０は、メモリテストパターンをパターン入力期間に入力すると、これが内部でラッチされ、パターン入力期間経過後の不揮発性プログラム期間において、ラッチされたメモリテストパターンのデータがメモリセルアレイに書き込まれていく。 - 特許庁

A non-volatile semiconductor memory has a memory cell array region in which a plurality of twin memory cells 100 having first and second MONOS memory cells 108A, 108B controlled by a word gate and a control gate are arranged respectively in the first direction A and the second direction B.例文帳に追加

不揮発性半導体記憶装置は、ワードゲートとコントロールゲートにより制御される第１，第２のＭＯＮＯＳメモリセル108A，108Bを有するツインメモリセル100を、第１，第２の方向Ａ，Ｂにそれぞれ複数配列してなるメモリセルアレイ領域を有する。 - 特許庁

The semiconductor memory device may include at least two shared memory areas commonly accessible by processors of the multiprocessor system through different ports and assigned with a predetermined memory capacity unit to a portion of a memory cell array.例文帳に追加

半導体メモリ装置において、少なくとも二つ以上の共有メモリ領域は、マルチプロセッサシステム内のプロセッサによりそれぞれ違うポートを通じて共有的にアクセスされ、メモリセルアレイの一部に予め設定されたメモリ容量単位に割当てられている。 - 特許庁

This integrated-circuit memory device is provided with a memory cell array, a plurality of data input-output pins, and a plurality of input-output circuits coupled to respective data input-output pins.例文帳に追加

メモリセルアレイ、複数のデータ入出力ピン、及びそれぞれのデータ入出力ピンとそれぞれ結合された複数の入出力回路を備える集積回路メモリ装置である。 - 特許庁

A semiconductor storage device comprises a plurality of first wires disposed in parallel with each other, a plurality of second wires disposed in such a manner as to cross the first wires and a memory cell array including memory cells.例文帳に追加

半導体記憶装置は、平行に配置された複数の第１配線と、第１配線と交差するように配置された複数の第２配線と、メモリセルを含むメモリセルアレイとを備える。 - 特許庁

The read circuit (24) is configured to sense resistance of the memory cell (26) in the array of memory cells (26) to obtain a sense result and calibrate the read circuit (24) based on the sensed result.例文帳に追加

読み出し回路(24)は、メモリセル(26)のアレイ内のメモリセル(26)の抵抗をセンシングしてセンス結果を取得し、そのセンス結果に基づいて読み出し回路(24)を較正するように構成される。 - 特許庁

The pixel data of the second frame (search frame) is stored in a unit B with multiple memory cells in a memory cell array unit 20b arranged in a complement form in the direction to which the bit line BL is extending.例文帳に追加

第２のフレーム（探索フレーム）の画素データを、メモリセルアレイ部２０ｂの、ビット線ＢＬが延びる方向に並ぶ複数のメモリセルからなるユニットＢに２の補数の形式で記憶する。 - 特許庁

The pixel data of the first frame (reference frame) is stored in a unit A with multiple memory cells in a memory cell array unit 20a arranged in a straight binary form in a direction to which a bit line BL is extending.例文帳に追加

第１のフレーム（参照フレーム）の画素データを、メモリセルアレイ部２０ａの、ビット線ＢＬが延びる方向に並ぶ複数のメモリセルからなるユニットＡに、ストレートバイナリの形式で記憶する。 - 特許庁

The memory array is advantageously configured so as to eliminate the need for a pass gate being operatively coupled to a corresponding nonvolatile storage element in the at least one memory cell.例文帳に追加

都合のよいことに、メモリアレイは、少なくとも１つのメモリセルの対応する不揮発性記憶素子に動作できるように結合しているパスゲートを使用しないですむように構成されている。 - 特許庁

A reading/writing/erasure control circuit controls the write circuit 26 to perform writing so that threshold levels of all the memory cells in the memory cell array 36 become identical before the next writing.例文帳に追加

読出／書込／消去制御回路は、次回の書込み行なう前に、メモリセルアレイ３６内のすべてのメモリセルの閾値レベルが同一となるように書込回路２６に書込みを行なわせる。 - 特許庁