「memory cell array」に関連した英語例文の一覧と使い方(20ページ目) - Weblio英語例文検索

An address decoder 12, a sense amplifier 13, a write-amplifier 14, and a command decoder 15 are arranged at the periphery of a memory cell array 11.例文帳に追加

メモリセルアレイ１１の周辺にアドレスデコーダ１２、センスアンプ１３、ライトアンプ１４及びコマンドデコーダ１５が配置される。 - 特許庁

The nonvolatile semiconductor storage device has a memory cell array, a first wiring, a second wiring and a control circuit.例文帳に追加

一態様に係る不揮発性半導体記憶装置は、メモリセルアレイ、第１配線、第２配線、及び制御回路を有する。 - 特許庁

The memory cell array is divided into a plurality of segments SG, and four main data lines MDL are extended from respective segments SG.例文帳に追加

メモリセルアレイは複数のセグメントＳＧに分割され、各セグメントＳＧからは４本のメインデータ線ＭＤＬが延びている。 - 特許庁

Source data 20 to be a source of an encryption key 22 are read from a memory cell array 7 and stored in a buffer area 51.例文帳に追加

暗号化キー２２の元となる元データ２０が、メモリセルアレイ７から読み出されて、バッファ領域５１に格納されている。 - 特許庁

A register 36 as a storage place for data in a set amount temporarily stores data which is output from the memory cell array 31.例文帳に追加

一定量のデ−タ貯蔵箇所であるレジスタ36が、前記メモリセルアレイ31から出力されるデ−タを一時的に貯える。 - 特許庁

Existence of a read error of data of one read unit is examined from each row X1-X16 of a memory cell array 6 (A).例文帳に追加

メモリセルアレイ６１の各行Ｘ１−Ｘ１６から１つの読み出し単位のデータを読み出しエラーの有無を調べる（Ａ）。 - 特許庁

An ECC circuit 12A has an error correction function of N (N:natural number) bits for output data of a memory cell array 11.例文帳に追加

ＥＣＣ回路１２Ａは、メモリセルアレイ１１の出力データに対してＮ（Ｎは自然数）ビットのエラー訂正機能を有する。 - 特許庁

A write-in control section 16 generates a write-pulse signal in accordance with the write-enable signal and supplies it to a memory cell array 19.例文帳に追加

書き込み制御部１６はライトイネーブル信号に応じてライトパルス信号を発生し、メモリセルアレイ１９に供給する。 - 特許庁

The address region allocated to a memory cell array comprises two addresses, that is, the addresses of f0000h and e0000h.例文帳に追加

メモリセルアレイに割り付けられているアドレス領域は、ｆ００００ｈ番地台とｅ００００ｈ番地台との２つのである。 - 特許庁

To provide an improved memory cell array comprising a trench capacitor, and an improved method to form it.例文帳に追加

トレンチキャパシタを有するメモリセルアレイを形成するための改良された方法及び改良されたメモリセルアレイを提供する。 - 特許庁

The number of data write-in bits for the memory cell array 3 at the write-operation is changed before completion of initialization and after completion.例文帳に追加

そして、ライト動作時のメモリセルアレイ３へのデータ書き込みビット数を、初期化完了前と完了後とで変える。 - 特許庁

In a memory cell array 1, a plurality of control areas CA are formed in the direction orthogonal to the direction of extension of a bit line.例文帳に追加

メモリセルアレイ１は、ビット線の延びる方向と直交する方向に複数の制御領域ＣＡを形成する。 - 特許庁

To provide a crosspoint type memory cell array of a new structure which can be multilayered, and does not increase the mask step by multilayering.例文帳に追加

多層化が可能で、かつ、多層化によるマスク工程の増加がない新構造のクロスポイント型メモリセルアレイを提供する。 - 特許庁

The decision section determines whether the data in the memory cell array are the same as the test data and the inverted data of the test data or not.例文帳に追加

判断部はメモリセルアレイ内のデータがテストデータやテストデータの反転データと同じであるかの可否を判断する。 - 特許庁

At the time of write-in, data from the encoder 3 is written in an address of a memory cell array 5 specified by the column address decoder 30.例文帳に追加

書き込み時には、エンコーダ３からのデータを、列アドレスデコーダ５０で指定されるメモリセルアレイ５のアドレスへ書き込む。 - 特許庁

As a result, the memory cell array is accessed only when required by the access data, thus reducing power consumption.例文帳に追加

これにより、アクセスデータによって必要な場合にのみメモリセルアレイをアクセスするので電力消費を減らすことができる。 - 特許庁

The data multiplexer transfers read-data from a memory cell array selected by the bank selecting signal to the input/output buffer.例文帳に追加

データマルチプレクサは、バンクセレクト信号により選択されたメモリセルアレイからのリードデータを入出力バッファに転送する。 - 特許庁

The nonvolatile semiconductor memory unit comprises a cell array and control block including many voltage control circuits.例文帳に追加

本発明の不揮発性半導体メモリ装置は、セルアレイ、および多数の電圧制御回路を含む電圧制御ブロックを備える。 - 特許庁

In a memory cell array 1, a pair of bit lines BLbBL is pre- charged to an internal power source VBLH.例文帳に追加

メモリセルアレイ１は、容量結合型のダミーセルを用い、ビット線対ＢＬ，ｂＢＬは内部電源ＶＢＬＨにプリチャージされる。 - 特許庁

In each memory cell unit, a memory cell array consisting of a series connection in the array direction of a predetermined number of memory cell transistors MC capable of electrical writing and erasure of data has one end connected with a bit line BL through a first select gate transistor and the other end connected with a source line SL through a second select gate transistor SGS.例文帳に追加

各メモリセルユニットは、電気的なデータの書き込みおよび消去が可能な所定個のメモリセルトランジスタＭＣを列方向に直列に接続したメモリセル列の、その一端が第１の選択ゲートトランジスタを介してビット線ＢＬに接続され、他端が第２の選択ゲートトランジスタＳＧＳを介してソース線ＳＬに接続されている。 - 特許庁

To provide a memory device in which data stored in a memory cell array are compared with test data stored in the memory device or inverted data of the test data to detect defect of the memory device and to provide a parallel bit test method of the memory device.例文帳に追加

メモリセルアレイに貯蔵されたデータをメモリ装置の内部に貯蔵されたテストデータまたはテストデータの反転データと比較してメモリ装置の不良を検出するメモリ装置及びこの装置の並列ビットテスト方法を提供する。 - 特許庁

The semiconductor memory device includes a memory cell array having a plurality of memory cells, and an access control circuit which is connected to the plurality of memory cells through word lines and stores access information for the plurality of memory cells.例文帳に追加

本発明による半導体メモリ装置は複数のメモリセルを有するメモリセルアレイと、ワードラインを介して前記複数のメモリセルに接続され、前記複数のメモリセルに対するアクセス情報を貯蔵するアクセス制御回路を含む。 - 特許庁

The memory cell array of the semiconductor memory device includes a plurality of first memory cells MC each having a structure sandwiching a dielectric material between two electrodes and arranged in an array form, and is divided into a plurality of specifiable areas.例文帳に追加

本発明の半導体記憶装置のメモリセルアレイには、誘電体材料を２つの電極で挟んだ構造をそれぞれ有する複数の第１メモリセルＭＣがアレイ状に配置され、指定可能な複数の領域に区分されている。 - 特許庁

During the wafer burn-in test operation, a write/read control means 607 controls the write operation to the memory cell array 601 and read operation from the memory array 601 in response to the signal to be applied to the fourth pin A3.例文帳に追加

ウェハバーンインテスト時、書込み／読出し制御手段607 が第４ピンA3に印加される信号に応答して前記メモリセルアレイ601 に対する書込み動作及び前記メモリセルアレイ601 からの読出し動作を制御する。 - 特許庁

To provide a method by which a write-in time for a cell array of a DRAM which comprises a semiconductor memory, especially, word lines and bit lines and in which a cell of a cell array is decided at an intersection point of these lines can be largely and surely shortened more than conventional one.例文帳に追加

半導体メモリー、特に、ワード線およびビット線を含み、これらの線の交差点でセルアレイのセルが確定されるＤＲＡＭのセルアレイへの書き込み時間が、確実に、従来よりも大幅に節約される方法を提供する。 - 特許庁

A memory cell array 1 is configured by arranging in matrix a plurality of memory cells storing data of two or more bits, and includes a plurality of bit lines and word lines connected to the memory cells.例文帳に追加

メモリセルアレイ１は、２ビット以上のデータを記憶する複数のメモリセルがマトリクス状に配置され、複数のメモリセルに接続される複数のビット線、及び複数のワード線を有している。 - 特許庁

A memory cell array 1 includes an area having first memory cells holding N bit data, and an area having second memory cells holding M bit (M is a natural number below N) data.例文帳に追加

メモリセルアレイ１は、Ｎビットのデータを保持する第１のメモリセルを有する領域と、Ｍビット（ＭはＮ未満の自然数）のデータを保持する第２のメモリセルを有する領域を含む。 - 特許庁

The nonvolatile semiconductor memory device is provided with a memory cell array 1 constituted of a plurality of memory blocks, interfaces 6, 7, write-in circuits 2, 3, 4, 5, 8, and read-out circuits 2, 3, 4, 5, 8.例文帳に追加

不揮発性半導体記憶装置は、複数のメモリブロックから構成されるメモリセルアレイ１、インターフェイス６，７、書き込み回路２，３，４，５，８、及び読み出し回路２，３，４，５，８を備えている。 - 特許庁

The ferroelectric memory includes a memory cell array where a plurality of memory cells with a ferroelectric capacitor are arranged, the plurality of word lines, the plurality of plate lines, and a plurality of word line driving circuits.例文帳に追加

強誘電体メモリは、強誘電体キャパシタを有する複数のメモリセルが配置されるメモリセルアレイと、複数のワード線と、複数のプレート線と、複数のワード線駆動回路を含む。 - 特許庁

A semiconductor memory (DRAM) is constituted by providing a memory cell array section 10, an address specifying section 20, an input/output section 30 of memory data, a sense amplifier 40, a signal generating circuit 50, and the like.例文帳に追加

半導体記憶装置（ＤＲＡＭ）は、大きくは、メモリセルアレイ部１０、アドレス指定部２０、メモリデータの入出力部３０、センスアンプ４０、信号発生回路５０等を備えて構成される。 - 特許庁

The nonvolatile semiconductor memory in the embodiment has a controller for determining whether data erasure to a plurality of memory cells in a memory cell array is conducted per block or per page.例文帳に追加

実施形態の不揮発性半導体メモリは、メモリセルアレイ内の複数のメモリセルに対するデータ消去をブロック消去とするか又はページ消去とするかを決定するコントローラを備える。 - 特許庁

The semiconductor storage device includes: a subarray 11 having a plurality of memory cells 12, each of which has a pair of memory nodes which are complementary to each other; and a memory cell array having the plurality of subarrays 11.例文帳に追加

半導体記憶装置は、互いに相補な関係にある一対の記憶ノードを有するメモリセル１２を複数有するサブアレイ１１と、サブアレイ１１を複数有するメモリセルアレイを備える。 - 特許庁

To provide a semiconductor memory that constitute a layered memory cell array and can contain memory cells arranged at high density and can prevent the reduction of working speed that may be caused by an increased bit line resistance.例文帳に追加

階層化されたメモリセルアレイを構成し、メモリセルを高密度に配置可能でビット線抵抗の増大に起因する動作速度の低下を防止可能な半導体記憶装置を提供する。 - 特許庁

Each of the plurality of the memory cell arrays has a plurality of word lines each of which corresponds to each of the rows of the memory cells in the memory cell array and connected to the memory cells of the corresponding row, The number of memory cells connected to each of the plurality of cell plate lines is larger than the number of memory cells connected to any of the plurality of word lines.例文帳に追加

前記複数のメモリセルアレイは、それぞれ、当該メモリセルアレイの前記複数のメモリセルの各行にそれぞれ対応し、対応する行のメモリセルに接続された複数のワード線を有し、前記複数のセルプレート線のそれぞれに接続されたメモリセルの数は、前記複数のワード線のいずれに接続されたメモリセルの数より大きい。 - 特許庁

When three word lines are simultaneously activated from one cell array block, a redundancy cell to replace a defective memory cell connected to one of the three word lines is selected.例文帳に追加

一つのセルアレイブロックから三つのワードラインを共に活性化させる場合、前記三つのワードラインのいずれか一つに結合された不良メモリセルを代替するリダンダンシーセルを選択する。 - 特許庁

A semiconductor memory device comprises: a memory cell array in which a plurality of memory cells are arranged in a matrix shape; a decoder selecting a memory cell to perform operation from among the plurality of memory cells depending on a control signal; and a control circuit selecting whether to output the control signal to the decoder.例文帳に追加

半導体記憶装置に、複数のメモリセルがマトリクス状に配設されたメモリセルアレイと、制御信号に応じて、複数のメモリセルの中から動作を行うメモリセルを選択するデコーダと、デコーダに対して制御信号を出力するか否かを選択する制御回路と、を設ける。 - 特許庁

To reduce chip cost by reducing the off leak current of a memory cell connected with a bit line even in a large scale memory core and increasing the number of memory cells connected with one word line thereby reducing the total area of the memory core, and to facilitate patterning when the mask of a memory cell array is formed.例文帳に追加

規模の大きいメモリコアにおいてもビット線に接続されるメモリセルのオフリーク電流を低減し、１本のワード線あたりに接続されるメモリセル数を増やしてメモリコア全体での面積削減によるチップコストの削減を実現し、またメモリセルアレイ部のマスク作成時のパターニングを容易にする。 - 特許庁

A memory cell comprises a ferroelectric gate type dual-gate thin-film transistor, wherein a thin transistor is provided on both surfaces of a ferroelectric thin film 1, a plurality of the memory cells are connected in series to constitute a memory block, and a plurality of memory blocks are arranged to form a memory cell array.例文帳に追加

強誘電体薄膜１の両面に薄膜トランジスタを設けた強誘電体ゲート型デュアルゲート薄膜トランジスタによりメモリセルを構成し、このメモリセルを複数個直列接続してメモリブロックを構成し、このメモリブロックを複数個配置してメモリセルアレイを構成する。 - 特許庁

A semiconductor memory device 1 is provided with a normal RAM 2, a redundancy RAM 3 provided independently from the normal RAM 2, serving as the redundancy circuit, and a control unit 4 for replacing a normal memory cell array of the normal RAM 2 by a redundancy memory cell array of the redundancy RAM 3.例文帳に追加

半導体記憶装置１は、正規ＲＡＭ２と、正規ＲＡＭ２とは独立して設けられ、冗長回路として機能する冗長ＲＡＭ３と、正規ＲＡＭ２の正規メモリセルアレイを、冗長ＲＡＭ３の冗長メモリセルアレイで置換する制御部４とを備えている。 - 特許庁

A semiconductor memory is provided with a memory cell array A 140, a block selector group A 145, a memory cell array B 150, a block selector group B 155, boosting circuits 120A, 120B, lines 130A, 130B to be boosted, and a boosting control circuit 110 controlling the boosting circuits 120A, 120B.例文帳に追加

本発明の半導体記憶装置は、メモリセルアレイＡ１４０と、ブロックセレクタ群Ａ１４５と、メモリセルアレイＢ１５０と、ブロックセレクタ群Ｂ１５５と、昇圧回路１２０Ａ、１２０Ｂと、被昇圧ライン１３０Ａ、１３０Ｂと、昇圧回路１２０Ａ、１２０Ｂを制御する昇圧制御回路１１０と、を備えている。 - 特許庁

A three-dimensional stacked nonvolatile semiconductor memory includes: a memory cell array comprised of first and second blocks BK<i>, BK<i+1> disposed side by side in a first direction; and a driver 33L disposed on one end of the memory cell array in a second direction orthogonal to the first direction.例文帳に追加

本発明の例に係る三次元積層不揮発性半導体メモリは、第一方向に並んで配置される第一及び第二ブロックBK<i>, BK<i+1>から構成されるメモリセルアレイと、メモリセルアレイの第一方向に直交する第二方向の一端に配置されるドライバ33Lとを備える。 - 特許庁

When the memory cell array U is accessed, the reference cell RCELLL is selected; when the potential of the bit line BITLn is reduced to an L level, a pre-charge signal PCGU becomes the L level, a read operation from the memory cell array U is stopped, and the next precharging is performed.例文帳に追加

メモリセルアレイＵがアクセスされるときには、リファレンスセルＲＣＥＬＬＬが選択され、ビット線ＢＩＴＬｎの電位がＬレベルに低下すると、プリチャージパルス信号ＰＣＧＵがＬレベルになり、メモリセルアレイＵからの読み出し動作が停止するとともに次のプリチャージが行われる。 - 特許庁

A nonvolatile semiconductor memory device related to one embodiment comprises: a semiconductor substrate; a memory cell array including a plurality of memory cells that are laminated on the semiconductor substrate and connected to one another in series in a vertical direction; and a power supply circuit that is disposed on the semiconductor substrate and supplies a desired voltage to the memory cell array.例文帳に追加

一の実施形態に係る不揮発性半導体記憶装置は、半導体基板と、半導体基板上に積層され、垂直方向に直列接続された複数のメモリセルを含むメモリセルアレイと、半導体基板上に設けられ、所望の電圧をメモリセルアレイに供給する電源回路とを備える。 - 特許庁

In a memory cell array 1 in which a plurality of memory cells MC are arranged in an array, a specific characteristic of the memory cells MC is controlled, and potentials of word lines wl_0 to wl_m are adjusted on the basis of a distribution of characteristics when the specific characteristic of the memory cells MC is controlled.例文帳に追加

複数のメモリセルＭＣがアレイ状に配列されたメモリセルアレイ１において、メモリセルＭＣの特定の特性を制御し、メモリセルＭＣの特定の特性が制御された時の特性の分布に基づいて、ワード線ｗｌ＿０〜ｗｌ＿ｍの電位を調整する。 - 特許庁

A semiconductor memory device includes a memory cell array region A formed in a p-type well 1 where a plurality of memory cells are arranged in a matrix, a plurality of word lines 13 for commonly connecting memory cells aligned in the same row, and a protective diode region B formed in the p-well 1 to be separated from the memory cell array region A.例文帳に追加

半導体記憶装置は、Ｐ型ウェル１に形成され、複数のメモリセルが行列状に配置されたメモリセルアレイ領域Ａと、複数のメモリセルのうち同一の行に並ぶメモリセル同士を共通に接続する複数のワード線１３と、Ｐ型ウェル１にメモリセルアレイ領域Ａと分離して形成された保護ダイオード領域Ｂとを有している。 - 特許庁