「memory cell array」に関連した英語例文の一覧と使い方(16ページ目) - Weblio英語例文検索

A data latch circuit 100 holds data read out from a memory cell group in a memory cell array 106 specified by a row address included in an address ADDU in a read-mode.例文帳に追加

データラッチ回路１１０は、リードモードにおいて、アドレスＡＤＤＵに含まれる行アドレスで指定されるメモリセルアレイ１０６内のメモリセル群から読み出されたデータを保持する。 - 特許庁

A sense amplifier circuit which reads out data from a memory cell by one bit line is located and laid out in a space formed between memory cell array so as to utilize its area effectively.例文帳に追加

メモリセルからのデータを１本のビット線により読み出すセンスアンプ回路をメモリセルアレイの中間にできるスペースに配置レイアウトすることで面積の有効活用が図られる。 - 特許庁

The word line decoder 103 changes the address of each memory cell constituting the memory cell array 101 by this information, and reverses a writing order at the time of writing operation.例文帳に追加

ワード線デコーダ１０３はこの情報によってメモリセルアレイ１０１を構成する各メモリセルのアドレスを変更し、書き込み動作時の書き込み順を反転させることができる。 - 特許庁

A memory cell array 1 includes a plurality of memory cells MC which are formed at intersections of a plurality of word lines WL and a plurality of bit lines BL.例文帳に追加

メモリセルアレイ１は、複数のワード線ＷＬと複数のビット線ＢＬの交点に形成された複数のメモリセルＭＣを有する。 - 特許庁

To provide a method for producing a semiconductor memory device capable of preventing erroneous readout due to a leak current caused by a content held in a memory cell array.例文帳に追加

メモリセルアレイの保持内容に起因するリーク電流による誤読み出しを抑制可能な半導体記憶装置を製造する。 - 特許庁

To provide a semiconductor memory device which has a memory cell array on which power consumption can be reduced, while in which circuit area can be reduced.例文帳に追加

低消費電力化が可能なメモリセルアレイを有するとともに、回路面積を縮小可能な半導体記憶装置を提供する。 - 特許庁

To provide a semiconductor memory device that achieves high integration while achieving power consumption reduction in the whole memory cell array.例文帳に追加

メモリセルアレイ全体の消費電力を削減することが可能であり、且つ高集積化の可能な半導体記憶装置を提供する。 - 特許庁

A memory cell array 1 is constituted by arranging memory cells MC at intersection parts of plural bit, lines BL, /BL and plural word lines WL.例文帳に追加

メモリセルアレイ１は、複数本のビット線ＢＬ，／ＢＬと複数本のワード線ＷＬの交差部にメモリセルＭＣを配置して構成される。 - 特許庁

To reduce a layout area of a memory cell array in a TC parallel unit series-connected ferroelectric memory.例文帳に追加

本発明は、ＴＣ並列ユニット直列接続型強誘電体メモリにおいて、メモリセルアレイのレイアウト面積を縮小できるようにする。 - 特許庁

A single shared register 50 is adapted outside the memory cell array, corresponding to disable areas formed within the shared memory areas.例文帳に追加

共有レジスタ５０は、前記共有メモリ領域内のディスエーブル領域に対応して前記メモリセルアレイの外部に単一に設けられる。 - 特許庁

To provide a semiconductor memory device in which a data set uptime can be made a fixed value independently of storage capacity of a memory cell array.例文帳に追加

データ・セットアップタイムをメモリセルアレイの記憶容量によらずに一定の値とすることができる半導体記憶装置を提供する。 - 特許庁

To provide a semiconductor integrated circuit device including a semiconductor memory which helps to promote microfabrication and higher integration of a memory cell array.例文帳に追加

メモリセルアレイの微細化、及び高集積化を進展させ易い半導体メモリを含む半導体集積回路装置を提供すること - 特許庁

To provide a non-volatile semiconductor memory with a reduced area of a memory cell array while maintaining the same function as that of a conventional one.例文帳に追加

従来と同等の機能を維持しつつ、メモリセルアレイの面積をより縮小した不揮発性半導体記憶装置を提供する。 - 特許庁

The semiconductor memory has a function to divide a page in the memory cell array into a plurality of e segments and to check the presence of fail bits for each segment in block.例文帳に追加

メモリセルアレイ内のページを複数のセグメントに分割し、各セグメント毎にフェイルビットの存否を一括検知する機能を具備する。 - 特許庁

Even when the memory cell array 100 is put in the busy state, necessary data can be input to the first memory device 10 by the first to third buffers 14 to 16.例文帳に追加

第１〜第３バッファ１４〜１６により、ビジー状態であっても第１メモリ装置１０に必要なデータを入力可能になる。 - 特許庁

A nonvolatile memory device for reducing programming current and improving reliability includes a memory cell array, a write circuit, and a verification circuit.例文帳に追加

プログラミング電流を低減し、信頼性を向上させる不揮発性メモリ素子は、メモリ・セル・アレイ、書き込み回路、及び検証回路を有する。 - 特許庁

In the memory cell array 1, a plurality of memory cells connected to a plurality of word lines and a plurality of bit lines are arranged in a matrix.例文帳に追加

メモリセルアレイ１は、複数のワード線、及び複数のビット線に接続された複数のメモリセルがマトリックス状に配置されている。 - 特許庁

The cycle of this clock signal is set according to the information storing and holding time of the memory cell of a memory array 1 during the nonoperation.例文帳に追加

このクロック信号の周期は、非動作時におけるメモリアレイ１のメモリセルの情報記憶保持時間に応じて設定されている。 - 特許庁

A semiconductor memory device has a memory cell array 22, a row decoder 21, a column decoder 22, an error correction circuit 26, and output circuits 27, 28.例文帳に追加

半導体記憶装置２は、メモリセルアレイ２２、行デコーダ２１、列デコーダ２２、誤り訂正回路２６および出力回路２７，２８を有する。 - 特許庁

To provide a semiconductor memory in which a single clock signal is supplied to output circuits corresponding to each memory cell array.例文帳に追加

単一のクロック信号が各メモリセルアレイに対応する出力回路に供給される半導体記憶装置を提供することである。 - 特許庁

The work line RWL1 for reference cell is a word line activated when a memory cell array redundant word line ReWL is selected.例文帳に追加

一方、リファレンスセル用ＲＷＬ１はメモリアレイ冗長ワード線ＲｅＷＬが選択された場合に活性化するワード線とする。 - 特許庁

This is a memory device having a memory cell array 1 including at least one memory block B0-B7 equipped with a plurality of multilevel memory cells constituted to store information of N≥2 bits.例文帳に追加

１セルにつきＮ≧２ビットの情報を記憶するよう構成された複数のマルチレベルメモリセルを具える少なくとも１つのメモリブロック(B0-B7)を含むメモリセルアレー(1)を具えるメモリデバイスである。 - 特許庁

This memory has a memory cell array region in which a plurality of twin memory cells having one word gate and first and second non-volatile memory elements controlled by first and second control gates are arranged.例文帳に追加

１つのワードゲートと、第１，第２のコントロールゲートにより制御される第１，第２の不揮発性メモリ素子とを有するツインメモリセルを、複数配列してなるメモリセルアレイ領域を有する。 - 特許庁

When plural memory cells in a memory cell array 1 are successively selected and write-in of data is performed in a NOR type flash memory, plural memory cells are divided into a first group and a second group.例文帳に追加

ＮＯＲ型フラッシュメモリにおいて、メモリセルアレイ１内の複数のメモリセルを順次選択してデータの書き込みを行う際、複数のメモリセルを第１のグループと第２のグループに分ける。 - 特許庁

A NAND-type flash memory device has a memory cell array, divided into many unit memory cell arrays having many memory strings, many word line drivers arranged corresponding to each of unit memory cell arrays, and many source lines selected independently by a word line decoder.例文帳に追加

本発明よるＮＡＮＤ型フラッシュメモリ装置は、多数のメモリストリングを各々有する多数の単位メモリセルアレイに分割されたメモリセルアレイと、単位メモリセルアレイ各々に対応して配置された多数のワードラインドライバと、ワードラインデコーダによって独立的に選択される多数のソースラインとを有する。 - 特許庁

When forming a memory cell array region having a high density convex part and a periphery circuit region having a low density convex part on the semiconductor substrate, after forming a two-dimensional arrangement of capacitor 216 as a memory cell in the memory cell array region, the insulating film 217 is formed all over the surface of the semiconductor substrate.例文帳に追加

半導体基板上に凸部の密度の高いメモリセルアレイ領域と、凸部の密度の低い周辺回路領域を形成する際、メモリセルアレイ領域にメモリセルであるキャパシタ216を2次元状に配置形成した後、半導体基板上全面に絶縁膜217を形成する。 - 特許庁

To prevent a write-in voltage from being output to a memory cell array in which a write-in operation is finished by discriminating verify-read data for every array when the data to be batch written straddle over a plurality of memory cell arrays.例文帳に追加

一括で書き込むデータが複数のメモリセルアレイにまたがっている場合に、アレイ毎にベリファイ読み出しデータを判定し、書き込みが終了したメモリセルアレイに対して書き込み電圧を出力しないようにする。 - 特許庁

Dummy bit lines Dummy BL and Dummy/BL are arranged by setting a pitch equal to a pitch between bit lines in a memory cell array MCA outside a bit line BL0 arranged in the end of the memory cell array MCA.例文帳に追加

メモリセルアレイＭＣＡの端部に配置されたビット線ＢＬ０の外側に、メモリセルアレイＭＣＡ内のビット線間のピッチと同一のピッチを空けて、ダミービット線ＤｕｍｍｙＢＬ及びＤｕｍｍｙ／ＢＬを配置する。 - 特許庁

A line of a memory cell array 4 to which a first access is performed through a port A is specified by a first row address; and a line of the memory cell array 4 to which a second access is performed through a port B is specified by using a second row address.例文帳に追加

第１のロウアドレスによってポートＡを通じて第１のアクセスをするメモリセルアレイ４の行が指定され、第２のロウアドレスによってポートＢを通じて第２のアクセスをするメモリセルアレイ４の行が指定される。 - 特許庁

By this, a memory cell array area and a predetermined pad can be connected within a shorter distance by using a wiring formed in an upper layer that has lower electrical resistance, and power potential can be stably supplied to the memory cell array area.例文帳に追加

これにより、上層の低抵抗配線を用いてメモリセルアレイ領域と所定のパッドとを短距離で接続できるため、メモリセルアレイ領域に電源電位を安定的に供給することが可能となる。 - 特許庁

The number of twin memory cells for reference in the reference cell array 600 and arrangement coincide with the number of twin memory cells 100 arranged in the small blocks 215 being the minimum unit on manufacturing process of a cell array and arrangement.例文帳に追加

リファレンスセルアレイ６００中のリファレンス用ツインメモリセルの個数及び配列は、セルアレイの製造工程上の最小単位のであるスモールブロック２１５に配置されたツインメモリセル１００の個数及び配列と一致している。 - 特許庁

The control circuit layer 200a includes at least any one of: a row decoder driving word lines provided in the memory cell array layer, and a sense amplifier sensing and amplifying a signal from bit lines provided in the memory cell array layer.例文帳に追加

制御回路層２００ａは、メモリセルアレイ層に設けられたワード線を駆動するローデコーダ、及びメモリセルアレイ層に設けられたビット線からの信号を検知増幅するセンスアンプの少なくともいずれか一方を備える。 - 特許庁

Each of the core chips comprises a memory cell array 70, a through electrode TSV1 for data, and an output circuit RBUFO that outputs read data read from the memory cell array 70 to the through electrode TSV1 for data.例文帳に追加

コアチップのそれぞれは、メモリセルアレイ７０と、データ用の貫通電極ＴＳＶ１と、メモリセルアレイ７０から読み出されたリードデータをデータ用の貫通電極ＴＳＶ１に出力する出力回路ＲＢＵＦＯとを備える。 - 特許庁

NOR type flash memory (nonvolatile semiconductor storage device) 1 includes: a memory cell array 11; a dummy memory cell array (reference circuit) 12; a sense amplifier 13; load circuits 14 and 15; pre-charge circuits 16 and 17; and a reference voltage generation circuit 20.例文帳に追加

ＮＯＲ型フラッシュメモリ（不揮発性半導体記憶装置）１は、メモリセルアレイ１１と、ダミーメモリセルアレイ（リファレンス回路）１２と、センスアンプ１３と、負荷回路１４及び１５と、プリチャージ回路１６及び１７と、基準電圧発生回路２０とを備えている。 - 特許庁

To provide a semiconductor memory device, in which the increasing of chip size can be prevented and an arranging method for the device by preventing the increment of the number of column selection signal lines arranged between memory cell array blocks, even if the capacity of a memory cell array block is increased.例文帳に追加

メモリセルアレーブロックの容量が増加してもメモリセルアレーブロック間に配置されるコラム選択信号ラインの数が増加しないようにすることによりチップサイズの増加を防止できる半導体メモリ装置並びに装置の配置方法を提供する。 - 特許庁

When reduction of drain voltage is caused in the center of a memory cell array 101 due to voltage drop in bit lines B0 to B4, a voltage correcting circuit 102 correcting gate voltage applied to the memory cells 103a, 103b in accordance with a position of a memory cell is arranged between the memory cell array 101 and a word line driving circuit 104.例文帳に追加

ビット線Ｂ０〜Ｂ４における電圧降下によりメモリセルアレイ１０１の中央でドレイン電圧の低下が発生する場合、メモリセル１０３ａ，１０３ｂに印加するゲート電圧をメモリセル位置に応じて補正する電圧補正回路１０２を、メモリセルアレイ１０１とワード線駆動回路１０４との間に介在させる。 - 特許庁

The redundancy data storage circuit of the semiconductor memory includes: a memory cell array; a write driver configured to write redundancy data in the memory cell array in response to a test signal; and a sense amplifier configured to detect and output the redundancy data recorded on the memory cell in response to a read signal.例文帳に追加

本発明に係る半導体メモリのリダンダンシデータ格納回路は、メモリセルアレイと、テスト信号に応じてリダンダンシデータをメモリセルアレイに記録するように構成された書き込みドライバと、読み出し信号に応じて、前記メモリセルに記録されたリダンダンシデータを感知して出力するように構成されたセンスアンプとを備えることを特徴とする。 - 特許庁

To obtain an associative memory cell that enables energy-saving during a retrieval operation; an associative memory cell array that takes measure to execute retrieval operation under low power consumption and realizes speed-up; an address retrieval memory using the associative memory cell array; and a network address retrieving device having a system LSI with excellent usability.例文帳に追加

検索動作時の低消費電力化を可能にする連想メモリセル、検索動作を低消費電力のもとで実行できる方策を講じて高速化を可能にする連想メモリセルアレイ、それを用いたアドレス検索メモリおよび使い勝手の優れたシステムＬＳＩたるネットワークアドレス検索装置を得ること。 - 特許庁

The redundant memory cell array selection circuit 140 selects, during erasure operation, a redundant memory cell array according to a priority of a block unit obtained by dividing an erasure unit among a plurality of redundant memory cell arrays determined in the erasure unit on the basis of input address information and defective memory information.例文帳に追加

冗長メモリーセルアレイ選択回路１４０は、消去動作時において、入力アドレス情報と不良メモリー情報とに基づいて消去単位で決定される複数の冗長メモリーセルアレイの中から、消去単位を分割したブロック単位の優先順位に従って冗長メモリーセルアレイを選択する。 - 特許庁

To reduce the ON resistance of a selection transistor of a memory cell without increasing the area of the whole memory array and to attain the accelerating and stabilizing operation for reading the data stored in the memory cell.例文帳に追加

メモリアレイ全体の面積増加を伴うことなくメモリセルの選択トランジスタのオン抵抗を下げることを可能とし、メモリセルの記憶データの読み出し動作の高速化及び安定動作を可能とする。 - 特許庁

The temperature sensor 150 detects the temperature (T) of the memory device 150, uses the data from the temperature sensor 150 and the reference memory cell 160 and updates writing current (Ix_PA, Iy_PA, Ix_AP, Iy_AP, Ix and Iy) used to program the array 100 of the memory cell 130.例文帳に追加

温度センサ(150)は、メモリデバイス(50)の温度(T)を検出し、温度センサ(150)及び基準メモリセル(160)からのデータを用いて、メモリセル(130)のアレイ(100)をプログラムするために使用される書き込み電流（Ix_PA、Iy_PA, Ix_AP, Iy_AP, Ix, Iy)を更新する。 - 特許庁

Density of a memory cell 13 of an array is optimized, and an SRAM cell 99 having a maximum speed in speed of specifying an address for the memory cell 13 for read and write operations is provided.例文帳に追加

アレイのメモリセル(13)の密度が最適化され、読出し及び書込み動作のためのメモリセル(13)に対するアドレス指定の速度において最大限の速度を有するスタティックランダムアクセスメモリ(SRAM)セル(99)が提供される。 - 特許庁

To provide an interface circuit which memorizes data which contains a parity bit even if a defective cell is in the parity bit cell of a memory cell array; and to provide a parity bit allocation method and a semiconductor memory.例文帳に追加

メモリセルアレイ中のパリティビットセルに不良セルがあってもパリティビットを含むデータを記憶することができるインターフェース回路、パリティビット割付方法及び半導体記憶装置を提供する。 - 特許庁

To provide a flash memory element for preventing a cell from being erased excessively and making uniform the threshold voltage distribution of a memory cell array by preventing an electric charge from being centered in the cell.例文帳に追加

電荷がセル内に集中することを防止することにより、セルの過消去を防止してメモリセルアレイのしきい値電圧分布を均一にすることができるフラッシュメモリ素子を提供すること。 - 特許庁

To provide a nonvolatile semiconductor storage apparatus in which it is suppressed that a resistance value of a valuable resistance element included in a memory cell is changed by a voltage pulse applied to the memory cell and defective read-out is caused at the time of read-out of a memory cell array.例文帳に追加

メモリセルアレイの読み出し時にメモリセルに印加される電圧パルスによってメモリセルに含まれる可変抵抗素子の抵抗値が変化して読み出し不良に陥るのを抑制した不揮発性半導体記憶装置を提供する。 - 特許庁