「memory cell array」に関連した英語例文の一覧と使い方(14ページ目) - Weblio英語例文検索

The plurality of parameters include the first parameter P1 for reading the first content C1 from the memory cell array 4 and the second parameter P2 for reading the second content C2 from the memory cell array 4.例文帳に追加

複数のパラメータには、メモリセルアレイ４から第１のコンテンツＣ１を読み出すための第１のパラメータＰ１と、メモリセルアレイ４から第２のコンテンツＣ２を読み出すための第２のパラメータＰ２とが含まれる。 - 特許庁

In a SRAM, a PCEQH circuit 4 is arranged in a memory cell array (region A) as a first pre-charge section, and a PCEQ circuit 1 is arranged at a border region of a memory cell array as a second pre-charge section.例文帳に追加

ＳＲＡＭは、ＰＣＥＱＨ回路４が第１のプリチャージ部として、メモリセルアレイ内（領域Ａ）に配置され、ＰＣＥＱ回路１が第２のプリチャージ部として、メモリセルアレイの境界領域に配置される。 - 特許庁

In one embodiment of this invention, the nonvolatile semiconductor storage device includes a plurality of memory blocks connecting a plurality of memory cells thereto, and is equipped with the memory cell array for storing the test data in a predetermined memory block and an operation testing section for executing the operation test of the memory cell array by using the test data.例文帳に追加

本発明の一実施の形態に係る不揮発性半導体記憶装置は、複数のメモリセルを接続したメモリブロックを複数含み、所定のメモリブロック内にテストデータを記憶するメモリセルアレイと、前記テストデータを用いて前記メモリセルアレイの動作テストを実行する動作テスト部と、を備える。 - 特許庁

In a memory cell array, a plurality of memory cells are arranged in rows and columns, word lines are arranged at the rows, and bit lines are arranged at the columns.例文帳に追加

メモリセルアレイは、複数のメモリセルが行及び列に配置され、行にワード線が配置され、列にビット線が配置されている。 - 特許庁

To provide a semiconductor memory in which operation characteristics of a sense amplifier are not degraded even if memory cell array power source voltage is dropped.例文帳に追加

メモリセルアレイ電源電圧が低くなってもセンス増幅器の動作特性が低下しない半導体メモリ装置を提供する。 - 特許庁

IC memory devices include a memory cell array that is configured to output data bits in parallel at a first data transfer rate and an output circuit.例文帳に追加

第１データ転送速度で並列にデータビットを出力するメモリセルアレイと出力回路とを含む半導体装置である。 - 特許庁

To provide a semiconductor memory device which performs masking of data written in a part of an area of a memory cell array, and its masking method.例文帳に追加

メモリセルアレイの一部領域に書込まれるデータをマスキングする半導体メモリ装置及びそのマスキング方法を提供する。 - 特許庁

Related to a memory cell array, substrate potential supply wirings 5a and 5b are wired between memory mats 11, divisions with specified interval.例文帳に追加

メモリセルアレイは、所定の間隔に分割されたメモリマット１_1の間に基板電位供給配線５ａ，５ｂが配線されている。 - 特許庁

To provide a memory system which can be operated by satisfactory processing efficiency even in simultaneously performing access to a memory cell array and a register part.例文帳に追加

メモリセルアレイとレジスタ部に同時にアクセスする場合であっても良好な処理効率で動作可能なメモリシステムを提供する。 - 特許庁

The semiconductor memory 100 is provided with a memory cell array 110 which can access independently of input/output ports 106a, 106b.例文帳に追加

半導体記憶装置１００は、入出力ポート１０６ａ，１０６ｂから独立してアクセス可能なメモリセルアレイ１１０を備える。 - 特許庁

The serial access memory 101 has a memory cell array 11, a write register group 17, a read register group 20 and a write/read register group 32.例文帳に追加

シリアルアクセスメモリ１０１は，メモリセルアレイ１１，ライトレジスタグループ１７，リードレジスタグループ２０，およびライト／リードレジスタグループ３２を備える。 - 特許庁

Memory cell array blocks 21-1 to 21-8 are composed of 16 banks, selected from among banks Ba0 to Ba31 as memory units.例文帳に追加

メモリセルアレイブロック２１-1〜２１-8は、独立のメモリ単位であるバンクＢａ０〜Ｂａ３１のうち１６バンクがまとめられて構成される。 - 特許庁

To provide a nonvolatile data storage device that prevents bipolar phenomenon between pass transistors connected to a memory block of a memory cell array.例文帳に追加

メモリセルアレイのメモリブロックに接続されるパストランジスタ間のバイポーラ現象を防止する不揮発性データ貯蔵装置を提供する。 - 特許庁

To provide a semiconductor memory device provided with a power source circuit having less area loss for variation of the capacity of a memory cell array.例文帳に追加

メモリセルアレイの容量の変化に対して面積ロスの小さい電源回路を備える半導体記憶装置を提供する。 - 特許庁

A semiconductor storage device relating to this invention includes a memory cell array 13, a memory controller 11, and a refresh control circuit 12.例文帳に追加

本発明にかかる半導体記憶装置は、メモリセルアレイ１３と、メモリコントローラ１１と、リフレッシュ制御回路１２と、を備える。 - 特許庁

SEMICONDUCTOR MEMORY DEVICE WHICH PERFORM MASKING OF DATA WRITTEN IN PART OF AREA OF MEMORY CELL ARRAY WHEN WRITE OPERATION, AND ITS MASKING METHOD例文帳に追加

書込み動作時にメモリセルアレイの一部領域に書込まれるデータをマスキングする半導体メモリ装置及びそのマスキング方法 - 特許庁

To provide a semiconductor storage device capable of independently testing a memory cell array section and a logic section in a memory circuit.例文帳に追加

メモリセルアレイ部とメモリ回路内ロジック部をそれぞれ独立してテストすることが可能な半導体記憶装置を提供する。 - 特許庁

A row decoder 2142 selects plural memory cells, belonging to the same row of the memory cell array en bloc according to the address signal.例文帳に追加

ロウデコーダ２１４２は、アドレス信号に応じて、メモリセルアレイの同一の行に属する複数のメモリセルを一括して選択する。 - 特許庁

To provide a nonvolatile semiconductor storage device in which memory cells constituting a NOR memory cell array are usable by quaternary data.例文帳に追加

ＮＯＲ型のメモリセルアレイを構成するメモリセルを４値データで使用し得る不揮発性半導体記憶装置を提供する。 - 特許庁

Each of the two memory planes P1 and P2 comprises a memory cell array 11 and a data register 12 that temporarily stores write data.例文帳に追加

２つのメモリプレーンＰ１，Ｐ２の各々は、メモリセルアレイ１１と、書き込みデータを一時的に記憶するデータレジスタ１２とを有する。 - 特許庁

To shorten a test time by performing incorporated self-test in a semiconductor memory having a memory cell array storing parity data.例文帳に追加

パリティデータを記憶するメモリセルアレイを有する半導体メモリにおいて、組み込み自己検査を実施し、試験時間を短縮する。 - 特許庁

Thereby, charging current to the floating capacity of the dummy cell from the virtual ground type memory cell array region and geneation of leak current can be prevented.例文帳に追加

仮想接地型メモリセルアレイ領域からダミーセルの浮遊容量への充電電流やリーク電流の発生を防止する。 - 特許庁

In this case, the internal address is an address which is at least one-clock antecedent to an address of a memory cell of a normal cell array to be repaired.例文帳に追加

この際、内蔵アドレスは、リペアしようとするノーマルセルアレイのメモリセルのアドレスより少なくとも１クロック以前のアドレスである。 - 特許庁

The cell has a smaller size and advantageously usable in memory devices having a high cell density array.例文帳に追加

本明細書で開示されるセルは、サイズがより小さく、高セル密度アレイを有するメモリ装置において有利に用いることができる。 - 特許庁

To provide a memory array circuit which corresponds to a nonvolatile memory device for storing two-bit data in one memory cell, and can perform high speed reading operation.例文帳に追加

１メモリセルで２ビットのデータを記憶する不揮発性のメモリ素子に対応し、かつ高速な読み出し動作が可能なメモリアレイ回路を提供する。 - 特許庁

The nonvolatile semiconductor memory device has a memory cell array including a plurality of memory cells constituted of diodes and resistance-change elements arranged in rows and columns.例文帳に追加

不揮発性半導体記憶装置は、ダイオードと抵抗変化素子により構成された複数のメモリセルが行及び列に配置されたメモリセルアレイを有している。 - 特許庁

The nonvolatile semiconductor memory device is equipped with: a memory cell array MA configured by arraying memory cells MC; word lines WL; bit lines BL, and a control circuit 3.例文帳に追加

不揮発性半導体記憶装置は、メモリセルＭＣを配列してなるメモリセルアレイＭＡと、ワード線ＷＬと、ビット線ＢＬと、制御回路３とを備える。 - 特許庁

A memory cell array 1 includes a plurality of memory cells arranged in rows and columns and a plurality of word lines and a plurality of bit lines connected to the memory cells.例文帳に追加

メモリセルアレイ１は、複数のメモリセルが行及び列に配置され、前記メモリセルに接続される複数のワード線及び複数のビット線を有する。 - 特許庁

A semiconductor memory device includes a memory cell array in which memory cells are arranged in a matrix and a reference resistance circuit that generates a reference resistance value.例文帳に追加

半導体記憶装置は、メモリセルがマトリックス状に配置されたメモリセルアレイと、参照抵抗値を生成する参照抵抗回路とを備えている。 - 特許庁

To secure stability of refresh-operation in a semiconductor memory device provided with a memory cell array including a plurality of memory cells arranged in a matrix state.例文帳に追加

行列状に配置される複数のメモリセルを含むメモリセルアレイを備える半導体記憶装置において、リフレッシュ動作の安定性を確保する。 - 特許庁

This memory is a memory cell array in which plural memory cells arranged in plural rows and pleural columns are included and the number of plural rows is made larger than that of plural columns.例文帳に追加

複数の行および複数の列に配列される複数のメモリセルを含み、複数の行を複数の列より大きくしたメモリセルアレイが開示される。 - 特許庁

A memory system MSYS comprises: a semiconductor memory MEM including a memory cell array ARY and a field programmable section FP; and a program storage section PRG.例文帳に追加

メモリシステムＭＳＹＳは、メモリセルアレイＡＲＹおよびフィールドプログラマブル部ＦＰを有する半導体メモリＭＥＭと、プログラム記憶部ＰＲＧとを有している。 - 特許庁

A memory cell comprises a dual gate transistor, where a ferroelectric is connected to one gate part, a plurality of the memory cells are connected in series to constitute a memory block, and a plurality of memory blocks are arranged to form a memory cell array.例文帳に追加

一方のゲート部分に強誘電体が接続されたデュアルゲートトランジスタによりメモリセルを構成し、このメモリセルを複数個直列接続してメモリブロックを構成し、このメモリブロックを複数個配置してメモリセルアレイを構成する。 - 特許庁

A semiconductor memory device of a bank switching system is provided with a pass/fail determination circuit provided for each adjacent plurality of memory cell array banks so that pass/fail determination of a multi- bit test is performed for each adjacent plurality of memory cell array.例文帳に追加

バンク切替え方式の半導体記憶装置において、隣接する複数のメモリセルアレイバンク毎にマルチビットテストのパス／フェイル判定を行うように、隣接する複数の前記メモリセルアレイバンク毎に設けたパス／フェイル判定回路を備える。 - 特許庁

To provide a nonvolatile semiconductor memory apparatus in which a region requiring high speed reading and a region requiring large capacity can be achieved with one memory cell array without reducing use efficiency of the memory cell array.例文帳に追加

高速読み出しが要求される領域と大容量が要求される領域をメモリセルアレイの使用効率を低下させることなく１つのメモリセルアレイで実現することが可能な不揮発性半導体記憶装置を提供する。 - 特許庁

The ferroelectric memory 1000 of this invention is provided with a sheet-like device 100 having a memory cell array 102 including a ferroelectric capacitor 20 and a circuit part 104 including a thin film transistor formed above the memory cell array 102.例文帳に追加

本発明の強誘電体メモリ１０００は、強誘電体キャパシタ２０を含むメモリセルアレイ１０２と、前記メモリセルアレイ１０２の上方に形成された薄膜トランジスタを含む回路部１０４と、を有するシート状デバイス１００を含む。 - 特許庁

In layout structure of the semiconductor memory apparatus 100, a memory cell array 1 is held between the input buffer circuit 5 and the output buffer circuit 6 and the bypass line passes through the memory cell array 1, in a flat view.例文帳に追加

半導体記憶装置１００のレイアウト構造では、平面視上、メモリセルアレイ１は入力バッファ回路５と出力バッファ回路６とに挟まれて配置されており、バイパス線はメモリセルアレイ１間を通って配置されている。 - 特許庁

When write-in is performed for a flash memory divided into plural memory cell array block, occurrence of drain-disturb is suppressed by equalizing the gate voltage and the source voltage of a memory cell array block, to which write-in is not performed, to the drain voltage.例文帳に追加

複数メモリセルアレイブロックに分割されたフラッシュメモリに書き込みを行う場合、書き込みを行わないメモリセルアレイブロックのゲート電圧、ソース電圧の条件をドレイン電圧と同電位にすることで、ドレインディスターブの発生を抑制する。 - 特許庁

A semiconductor memory device 50 includes a PMOS sense circuit 1, an NMOS sense circuit 2, a precharge circuit 3, a dummy cell circuit 4, a column selection circuit 5, a separation circuit 6, a memory cell array MCA 1, a memory cell array MCA 2, and Nch MOS transistors NT 1 to 6.例文帳に追加

半導体記憶装置５０には、ＰＭＯＳセンス回路１、ＮＭＯＳセンス回路２、プリチャージ回路３、ダミーセル回路４、カラム選択回路５、切り離し回路６、メモリセルアレイＭＣＡ１、メモリセルアレイＭＣＡ２、及びＮｃｈ ＭＯＳトランジスタＮＴ１乃至６が設けられる。 - 特許庁

By this resistance control, the PMOS transistor 15m makes output from the memory cell array 16m as voltage and can input it to a sense amplifier circuit 18 so that degradation of threshold voltage difference of the memory cell of the memory cell array 16m due to repetition of rewriting operation is corrected.例文帳に追加

この抵抗制御により、ＰＭＯＳトランジスタ１５ｍは、書き換え動作の繰り返しによるメモリセルアレイ１６ｍのメモリセルの閾値電圧差の低下を補正するように、メモリセルアレイ１６ｍからの出力を電圧にして、センスアンプ回路１８に入力できる。 - 特許庁

In first to third memory sub-arrays 11A-11c excluding a forth memory sub-array 11D, cell columns of 64 columns accessed by column lines respectively are arranged, cell columns of 65 columns including a redundant cell column 11a is arranged only in the forth memory sub-array 11D.例文帳に追加

第４のメモリサブアレイ１１Ｄを除く第１〜第３のメモリサブアレイ１１Ａ〜１１Ｃは、それぞれカラム線によりアクセスされる６４列分のセル列が配置され、第４のメモリサブアレイ１１Ｄにのみ、冗長セル列１１ａを含む６５列分のセル列が配置されている。 - 特許庁

The word line RWL0 for reference cell is a word line activated when a memory array normal word line MWL being not a redundant line of a memory array MA is selected.例文帳に追加

リファレンスセル用ワード線ＲＷＬ０は、メモリアレイＭＡの冗長でないメモリアレイ通常ワード線ＭＷＬが選択された場合に活性化するワード線とする。 - 特許庁

Since only the dummy memory cell of a selected array is activated upon data reading, a charge/discharge current is not generated in a bit line of a non-selected array.例文帳に追加

データ読出時には、選択列のダミーメモリセルのみが活性化されるので、非選択列のビット線には充放電電流が発生しない。 - 特許庁

A resistance values of each resistance element of a resistance array 20 connected to a source of a reference cell RMC is set conforming to an equivalent resistance value of source diffusion resistance of a memory cell array.例文帳に追加

メモリセルアレイのソース拡散抵抗の等価抵抗値に従って、リファレンスセルＲＭＣのソースに接続される抵抗アレイ２０の各抵抗素子の抵抗値が設定される。 - 特許庁

As data read out from the real cell array and the parity cell array are compared simultaneously with the expected value, a test time can be shortened and a manufacturing cost of a semiconductor memory can be reduced.例文帳に追加

リアルセルアレイおよびパリティセルアレイから読み出されるデータが同時に期待値と比較されるため、試験時間を短縮でき、半導体メモリの製造コストを削減できる。 - 特許庁