「memory cell array」に関連した英語例文の一覧と使い方(10ページ目) - Weblio英語例文検索

The semiconductor memory apparatus is provided with a main cell array 21 constituted of a plurality of memory cell arrays 21-1 to 21-4, an RD cell array 22 shared by these memory cell arrays, a compensating capacitor Cbadd, and switching circuits 24-1 to 24-4.例文帳に追加

半導体記憶装置は、複数のメモリセルアレイ２１−１〜２１−４で構成されたメインセルアレイ２１、これらのメモリセルアレイで共用されるＲＤセルアレイ２２、補正容量Ｃｂａｄｄ及び切替回路２４−１〜２４−４を備えている。 - 特許庁

The invention includes the semiconductor device having a memory cell array having a nonvolatile memory cell, a page (region) included in the memory cell array and storing page data (region data), a WR latch circuit (first storage part) storing data from the memory cell array and after that outputting the data to the outside and a control circuit, and its control method.例文帳に追加

本発明は、不揮発性メモリセルを有するメモリセルアレイと、メモリセルアレイに含まれ、ページデータ（領域データ）を記憶するページ（領域）と、メモリセルアレイからデータを格納し、その後データを外部に出力するＷＲラッチ回路（第１記憶部）と制御回路を有する半導体装置とその制御方法である。 - 特許庁

To prevent the erroneous low determination of the threshold value of a memory cell to be programmed caused by the flowing-out of a cell current to an adjacent cell during program verification in a memory array having a bit line shared between memory cells.例文帳に追加

ビット線がメモリセル間で共有されたメモリアレイでは、プログラムベリファイ時に、隣接セルにセル電流が流出するために、プログラムすべきメモリセルのしきい値が低めに誤判定される。 - 特許庁

In order to address the cell array select the write data to be written into the cell array and to be read out of the cell array, command and/or decided address signals supplied by the memory controller are supplied to the cell array (10), and addressing and selector circuits (11-14).例文帳に追加

上記セルアレイ（１０）をアドレス指定し、書き込み、かつ読み出されるデータを選択するために、メモリコントローラから供給されたコマンドおよび／または復号されたアドレス信号が、セルアレイ（１０）とアドレッシングおよびセレクタ回路（１１〜１４）に供給される。 - 特許庁

The device is provided with a memory cell array 47ma and a reference cell array 47ra in which a plurality of reference cells being reference when information is read are arranged.例文帳に追加

メモリセルアレイ４７ｍａと、情報を読み出すとき基準となるリファレンスセルが複数配列されたリファレンスセルアレイ４７ｒａとを備える。 - 特許庁

A cell array for evaluating read-disturb and a switch 4 are provided so that an output of a data control line driver 2 is shared with a memory cell array 1.例文帳に追加

データ制御線ドライバ２の出力をメモリセルアレイ１と共有するように、リードディスターブ評価用セルアレイおよびスイッチ４が設けられている。 - 特許庁

In a phase change memory 40, a memory cell array is prepared, which consists of a memory cell portion in which a plurality of memory cells are connected in series, to which a memory transistor and a phase change film are connected in parallel, and a select transistor portion.例文帳に追加

相変化メモリ４０では、メモリトランジスタと相変化膜が並列接続されるメモリセルが複数個直列接続されたメモリセル部とセレクトトランジスタ部から構成されるメモリセルアレイが設けられる。 - 特許庁

The storage device includes: a nonvolatile memory cell array; and a memory control circuit executing data write into and data read from the memory cell array in access units of N bits (N is a prescribed integer of 2 or above).例文帳に追加

記憶装置は、不揮発性のメモリーセルアレイと、Ｎビット（Ｎは２以上の所定の整数）のアクセス単位でメモリーセルアレイのデータ書き込みとデータ読み出しを実行するメモリー制御回路と、を備える。 - 特許庁

A semiconductor storage device comprises a memory cell array provided on a semiconductor substrate and including a plurality of memory cells storing data, and a peripheral circuit part provided on the semiconductor substrate and controlling the memory cell array.例文帳に追加

半導体記憶装置は、半導体基板上に設けられデータを記憶する複数のメモリセルを含むメモリセルアレイと、半導体基板上に設けられメモリセルアレイを制御する周辺回路部とを備えている。 - 特許庁

The semiconductor memory apparatus is provided with a memory cell array in which a plurality of memory cells are arranged and a sense amplifier circuit for reading out data of the memory cell array, exclusive OR operation processing is performed between read-out data of the memory cell array and expected value data supplied from the outside in the sense amplifier circuit.例文帳に追加

半導体記憶装置は、複数のメモリセルが配列されたメモリセルアレイと、前記メモリセルアレイのデータ読み出しを行うためのセンスアンプ回路とを備え、前記センスアンプ回路内で、前記メモリセルアレイの読み出しデータと外部から供給された期待値データとの間で排他的論理和演算処理が行われる。 - 特許庁

The memory is provided with; a memory core section comprising a plurality of cell array blocks equipped with a plurality of nonvolatile memory cells, a plurality of word lines, and a plurality of bit lines; and a means to erase data simultaneously in a plurality of memory cells in one cell array block and write data in the plurality of memory cells in the plurality of cell array blocks simultaneously.例文帳に追加

複数の不揮発性のメモリセルと複数のワード線と複数のビット線を備えたセルアレイブロックを複数有するメモリコア部と、１つのセルアレイブロック内の複数のメモリセルについて同時にデータを消去し、複数のセルアレイブロック内の複数のメモリセルに同時にデータを書込む手段とを具備する。 - 特許庁

This memory has a memory cell array 20 consisting of plural memory cells 21, word lines 12 having the same number as the number of rows of the memory cells 21 are connected respectively to gates of the memory cells 21.例文帳に追加

複数個のメモリセル２１からなるメモリセルアレイ２０を有し、メモリセル２１の行数と同数のワード線１２がメモリセル２１のゲートに夫々接続されている。 - 特許庁

FLOATING GATE HAVING BURIED BIT LINE AND RAISED SOURCE LINE, SELF-ALIGNMENT METHOD FOR FORMING SEMICONDUCTOR MEMORY ARRAY OF MEMORY CELL, AND MEMORY ARRAY FORMED BY THAT METHOD例文帳に追加

埋め込みビット線および上昇されたソース線を持つ浮遊ゲート・メモリセルの半導体メモリ配列を形成するセルフアライメント方法及びその方法により製造されたメモリ配列 - 特許庁

SELF-ALIGNING METHOD FOR FORMING SEMICONDUCTOR MEMORY ARRAY OF FLOATING GATE MEMORY CELL HAVING VERTICAL CONTROL GATE SIDEWALL AND INSULATION SPACER, AND MEMORY ARRAY FORMED BY THE METHOD例文帳に追加

垂直制御ゲート側壁及び絶縁スペーサを有する浮動ゲートメモリセルの半導体メモリ配列を形成する自己整合方法とこれにより製造されたメモリ配列 - 特許庁

The NAND type flash memory element comprises a cell array area 100b composed of first, second cell blocks B1, B2, a row decoder 300b driving the cell array area 100b.例文帳に追加

ナンド型フラッシュメモリ素子は第１、第２セルブロックＢ１、Ｂ２から構成されたセルアレイ領域１００ｂと、セルアレイ領域１００ｂを駆動させるロウデコーダ３００ｂとを含む。 - 特許庁

A memory cell array 11 includes a bit line BL (BLT or BLN) to which a plurality of memory cells 21 are connected.例文帳に追加

メモリセルアレイ１１は、複数のメモリセル２１が接続されたビット線ＢＬ（ＢＬＴ又はＢＬＮ）を有する。 - 特許庁

In a memory cell array 1, a plurality of memory cells connected to word lines and bit lines are disposed in a matrix form.例文帳に追加

メモリセルアレイ１には、ワード線、及びビット線に接続された複数のメモリセルがマトリックス状に配置されている。 - 特許庁

To solve the problem of an AND memory cell array such that variations in the source resistance fluctuates reading current, to make memory transistors liable to malfunction.例文帳に追加

ＡＮＤ型メモリセルアレイにおいて、ソース抵抗のバラツキが読み出し電流を変化させ、誤動作しやすくなる。 - 特許庁

In a memory cell array 1, a plurality of memory cells connected to word lines and bit lines are arranged in a matrix.例文帳に追加

メモリセルアレイ１には、ワード線、及びビット線に接続された複数のメモリセルがマトリックス状に配置されている。 - 特許庁

In a memory cell array 2, a plurality of memory cells connected to word lines and bit lines are arranged in a matrix.例文帳に追加

メモリセルアレイ２には、ワード線、及びビット線に接続された複数のメモリセルがマトリックス状に配置されている。 - 特許庁

Each port outputs an address signal selecting and indicating arbitrary memory cell of a memory array 1 with its timing.例文帳に追加

各ポートは、それぞれのタイミングでメモリアレイ１の任意のメモリセルを選択指示するアドレス信号を出力する。 - 特許庁

A semiconductor memory includes word lines extending in a first direction, bit lines extending in a second direction and a memory cell array.例文帳に追加

メモリは、第１の方向に延伸するワード線と、第２の方向に延伸するビット線と、メモリセルアレイとを備える。 - 特許庁

A plurality of memory cells connected to word lines and to bit lines are arranged in a memory cell array 1 like a matrix.例文帳に追加

メモリセルアレイ１にはワード線、及びビット線に接続された複数のメモリセルがマトリックス状に配置されている。 - 特許庁

To provide a semiconductor memory device in which delay in access time and/or area of memory cell array can be reduced.例文帳に追加

アクセス時間の遅延及び／或いはメモリセルアレイ面積を減少させうる半導体メモリデバイスを提供する。 - 特許庁

Each of memory cells in a memory cell array 100 holds n bit data corresponding to 2^n threshold levels.例文帳に追加

メモリセルアレイ１００中のメモリセルの各々は、２^n個のしきい値レベルに対応してｎビットのデータを保持できる。 - 特許庁

To reduce dependency of threshold voltage of a memory cell of an AG_AND type flash memory for a place in an array.例文帳に追加

ＡＧ＿ＡＮＤ型フラッシュメモリのメモリセルのしきい値電圧のアレイ内場所に対する依存性を低減する。 - 特許庁

In the memory array 54, channels of each memory cell are formed in the vertical direction and capacity increase by the small area is attained.例文帳に追加

メモリアレイ５４は、各メモリセルのチャネルが縦方向に形成され、小面積での大容量化が図られている。 - 特許庁

The memory cell is used in a NAND array where the memory operations are controlled by voltages on the word lines and column selectors.例文帳に追加

メモリ・セルは、メモリ操作がワード線及び列セレクタの電圧によって制御されるＮＡＮＤアレーで使用される。 - 特許庁

The built-in memory can be initialized in a short time by specifying simultaneously plural words for a memory cell array 5.例文帳に追加

メモリセルにアレイ５に対して、複数ワードを同時に指定することにより、内蔵メモリを短時間で初期化できる。 - 特許庁

This nonvolatile semiconductor memory device has a regular cell array 200 in which a plurality of twin memory cells 100 are arranged.例文帳に追加

不揮発性半導体記憶装置は、ツインメモリセル１００を複数配列したレギュラーセルアレイ２００を有する。 - 特許庁

To form a memory cell array by using a self-aligning technique in a split type nonvolatile memory having a floating gate.例文帳に追加

フローティングゲートを有するスプリット型不揮発性メモリにおいて、自己整合手法によりメモリセルアレイを形成する。 - 特許庁

Memory cells including phase-change elements arranged in an intersection part of a bit line and word line are provided in a memory cell array 18.例文帳に追加

ビット線とワード線の交差部に備えられる、相変化素子を含むメモリセルをメモリセルアレイ１８内に備える。 - 特許庁

To write or read a plurality of memory transistors continuing to a word line in parallel in a VG memory cell array.例文帳に追加

ＶＧ型メモリセルアレイにおいて、ワード線に連なる複数のメモリトランジスタを並列に書き込みまたは読み出す。 - 特許庁

Each chip includes a memory cell array, the chip address memory, the determination part, the control signal setting part, and the chip address setting part.例文帳に追加

各チップは、メモリセルアレイ、チップアドレスメモリ、判定部、制御信号設定部およびチップアドレス設定部を備える。 - 特許庁

A memory cell array 1 includes a plurality of memory cells connected to a word line and a bit line and arranged in a matrix.例文帳に追加

メモリセルアレイ１は、ワード線、及びビット線に接続された複数のメモリセルがマトリックス状に配置されている。 - 特許庁

A semiconductor memory is provided with pads 41, 42, a power source voltage supply circuit 70, and a memory cell array 110.例文帳に追加

半導体記憶装置は、パッド４１，４２、電源電圧供給回路７０、およびメモリセルアレイ１１０を備える。 - 特許庁

FERROELECTRIC CAPACITOR, ITS MANUFACTURING METHOD, MEMORY CELL ARRAY, METHOD OF MANUFACTURING DIELECTRIC CAPACITOR, AND MEMORY DEVICE例文帳に追加

強誘電体キャパシタおよびその製造方法、メモリセルアレイ、誘電体キャパシタの製造方法、ならびに、メモリ装置 - 特許庁

Data are transferred between registers and between memory cells of the register memory cell array through the internal data bus line.例文帳に追加

内部データバス線を介してレジスタ間データ転送およびレジスターメモリセルアレイのメモリセル間のデータ転送を行う。 - 特許庁

A memory cell array block in the memory apparatus which is divided basing a twist bitline as reference is addressed in a block address.例文帳に追加

ツイストビットラインを基準に分けられるメモリ装置内のメモリセルアレイブロックがブロックアドレスによりアドレッシングされる。 - 特許庁

To provide a semiconductor memory device which restrains the area increase rate of a memory cell array and on which an ECC circuit is mounted.例文帳に追加

メモリセルアレイの面積増加率を抑えてＥＣＣ回路を搭載した半導体記憶装置を提供する。 - 特許庁

A main body cell MC of a memory cell array 1 is connected to the sense node SN of a comparator 31 through a bit line BL.例文帳に追加

メモリセルアレイ１の本体セルＭＣは、ビット線ＢＬを介して比較器３１のセンスノードＳＮに接続される。 - 特許庁

The bit line BL is connected to the drain region of a memory cell which constitutes an NOR cell array (not shown).例文帳に追加

ビット線ＢＬは図示しないＮＯＲ型セルアレイを構成するメモリセルのドレイン領域に接続されている。 - 特許庁

To reduce influence of proximity effect caused by high density characteristics of the memory cell array.例文帳に追加

メモリ・セル・アレイの配列の稠密特徴が引起こす近接効果の影響を減らす。 - 特許庁

To provide a high density, bidirectional reading/programming nonvolatile memory cell and its array.例文帳に追加

高密度な双方向性読出し／プログラム不揮発性メモリセル及び配列を提供する。 - 特許庁

To provide an integrated circuit with a memory cell array and a method for forming the same.例文帳に追加

メモリセルアレイを備えた集積回路、および集積回路の形成方法を提供する。 - 特許庁