「memory cell array」に関連した英語例文の一覧と使い方(31ページ目) - Weblio英語例文検索

An auxiliary precharging circuit 10 is installed with respect to a memory cell array part 1, a precharging circuit 4, in which an I/O data bus T and an I/O data bus B as well as a data bus are charged to a VDD level, a write buffer 5, and a read buffer 6.例文帳に追加

メモリセルアレイ部１、Ｉ／ＯデータバスＴ，Ｂ、データバスをＶＤＤレベルに充電するプリチャージ回路４、ライトバッファ５、リードバッファ６に対し、補助プリチャージ回路１０を設ける。 - 特許庁

The wirings for short-circuit 11, 12 are short-circuited to the selected gate lines SL0, SL1 in a wiring short-circuit region 13 deployed at a prescribed interval in the column direction of a memory cell array.例文帳に追加

短絡用配線１１，１２は、メモリセルアレイの列方向に所定間隔をおいて配置された配線短絡領域１３において選択ゲート線ＳＬ０，ＳＬ１に短絡させる。 - 特許庁

When forming at least one of the first wiring and the second wiring, a connecting portion that covers a part of the lower electrode layer outside the memory cell array is formed on the first wiring and the second wiring.例文帳に追加

第１配線及び第２配線の少なくとも一方の形成に際しては、これら配線にメモリセルアレイ外において下部電極層の一部を覆う接続部を形成する。 - 特許庁

To provide a semiconductor storage system capable of suppressing the overhead of the system resulting from mismatch between the data management unit of a host device and the data management unit of a memory cell array.例文帳に追加

ホスト装置のデータ管理単位とメモリセルアレイのデータ管理単位との間のミスマッチに起因するシステムのオーバーヘッドを抑制することを可能にした半導体記憶システムを提供する。 - 特許庁

The address selection part selects the received logic address or a spare block address received from the defective block mapping register part as a physical address and output it to the memory cell array part.例文帳に追加

アドレス選択部は、受信された論理的アドレス又は不良ブロックマッピングレジスター部から受信される予備ブロックアドレスを物理的アドレスとして選択してメモリセルアレイ部に出力する。 - 特許庁

A column decoder 3C or 103 decodes and supplies a row address W or R to the memory cell array 5 through a column driver 4C or 131C, respectively.例文帳に追加

列デコーダ３Ｃまたは１０３は、列アドレスＷまたはＲをそれぞれデコードし、列ドライバ４Ｃまたは１３１Ｃを介してメモリセルアレイ５にそれぞれ供給するようになされている。 - 特許庁

In a sense amplifier 3, initial charging is performed for bit lines BL in respective control areas of the memory cell array 1 by a charge voltage controlled by respective individual bit line control signals BLC.例文帳に追加

センスアンプ３は、メモリセルアレイ１の各制御領域内のビット線ＢＬに対してそれぞれ個別のビット線制御信号ＢＬＣにより制御された充電電圧で初期充電を行う。 - 特許庁

A data FIFO 23 sequentially stores the write data when a read instruction is input during the write operation and continues the write operation by sequentially outputting the data to a memory cell array 21 after the end of read operation.例文帳に追加

データFIFOは、書込動作の間に読出命令が入力されると書込データを順次貯蔵し、読出動作完了後に順次メモリセルアレーに出力して書込動作を続ける。 - 特許庁

The data read from the memory cell array is stored in the buffer register, together with the check bit and is then decoded overwritten to the buffer register as correctly read data for outputting to the outside.例文帳に追加

メモリセルアレイから読み出されたデータはチェックビットと共にバッファレジスタに格納され、その後デコードされて正しい読み出しデータとしてバッファレジスタに上書きされた後、外部に出力される。 - 特許庁

The write or read can be performed by simultaneous one time access for the plurality of bytes by replacing bit arrangement of the memory cell array by a write method or a read method.例文帳に追加

そして、メモリセルアレイのビット配列を、書込み方法又は読出し方法により入れ替えることにより、複数バイト同時に１回のアクセスで書込み又は読出しが可能とする。 - 特許庁

A memory cell array where a size of the MOS transistor is relatively small, and a peripheral circuit where the size of the MOS transistor is relatively large, are formed on the semiconductor substrate 10.例文帳に追加

半導体基板１０上には、ＭＯＳトランジスタのサイズが相対的に小さいメモリセルアレイ部と、該ＭＯＳトランジスタのサイズが相対的に大きい周辺回路部とが形成される。 - 特許庁

Furthermore, the upper surface of the first layer 111 located on the peripheral circuit 2 in the patterned layer 100 is arranged below the upper surface of the memory cell array 1 in the patterned layer 100.例文帳に追加

そして、パターン層１００における周辺回路部２上に位置する第１の層１１１の上面は、パターン層１００におけるメモリセルアレイ部１の上面よりも下側に位置している。 - 特許庁

An address storage circuit is constituted so as to store the column address information of data programmed in a memory cell array, and the column address information includes an initial column address and a final column address.例文帳に追加

アドレス貯蔵回路はメモリセルアレイにプログラムされるデータの列アドレス情報を貯蔵するように構成され、列アドレス情報は初期列アドレス及び最終列アドレスを含む。 - 特許庁

At normal operation, the switch circuit 702 is turned off, the power source voltage supply circuit 70 supplies directly ground voltage Gnd supplied from the pad 42 to the memory cell array 110.例文帳に追加

通常動作時、スイッチ回路７０２はオフされ、電源電圧供給回路７０は、パッド４２から供給された接地電圧Ｇｎｄをメモリセルアレイ１１０に直接供給する。 - 特許庁

Data of a bit line read out from a memory cell array 2, data of 2 bits per an I/O terminal are transferred in parallel to DQB (E), DQB (O) through pairs of main data line MDQ (E), bMDQ (E), MDQ (O), bMDG (O).例文帳に追加

メモリセルアレイ２から読出されたビット線データは、Ｉ／Ｏ端子当たり２ビットのデータが並列にメインデータ線対ＭＤＱ（Ｅ），ｂＭＤＱ（Ｅ）及びＭＤＱ（Ｏ），ｂＭＤＱ（Ｏ）を介して、ＤＱＢ（Ｅ），ＤＱＢ（Ｏ）に転送される。 - 特許庁

This device is provided with a memory cell array 60 having normal and redundancy areas 62 and 61, a first decoder 20, a first driver 30, and a second driver 40.例文帳に追加

本発明に係る半導体記憶装置は、通常領域６２とリダンダンシー領域６１を有するメモリセルアレイ６０、第１デコーダ２０、第１ドライバ３０、及び第２ドライバ４０を備える。 - 特許庁

The semiconductor memory device is provided with a memory cell array MA in which memory cells MC in which diodes Di and variable resistance elements VR are connected in series respectively are arranged at cross parts of a plurality of bit lines BL and a plurality of word lines, and a control circuit for driving selectively the bit line Bl and the word line WL.例文帳に追加

半導体記憶装置は、ダイオードＤｉと可変抵抗素子ＶＲとが直列接続されたメモリセルＭＣが複数のビット線ＢＬ及び複数のワード線の交差部に配置されたメモリセルアレイＭＡと、ビット線ＢＬ及びワード線ＷＬを選択駆動する制御回路とを備える。 - 特許庁

A three-dimensional (3D) semiconductor memory element includes a vertical channel extending from a lower stage to an upper stage adjacent to a substrate, and coupled to a plurality of memory cells; and a cell array having the plural memory cells, and arrayed in a gate stack form of a staircases-shaped structure arranged on the substrate.例文帳に追加

３次元（３Ｄ）半導体メモリー素子は、基板に隣接する下段から上段まで伸張して、複数個のメモリーセルと連結された垂直チャンネルと、前記複数個のメモリーセルを有し、前記基板上に配置された階段形構造のゲートスタック形態にアレイされたセルアレイと、を含む。 - 特許庁

A nonvolatile semiconductor memory 100 is provided with multiple write-in pipe lines 110-1 to 110-N respectively having a memory array, a timing circuit 140 successively starting write-in operation in these pipe lines and a shared charge pump and voltage adjustment circuit 150 operating the circuits by a programmed memory cell.例文帳に追加

不揮発半導体メモリが、それぞれがメモリアレイを有する多重書込みパイプラインと、前記パイプラインにおいて書込み動作を逐次開始するタイミング回路と、プログラムされたメモリセルによって回路を作動させる共有された電荷ポンプ及び電圧調節回路とを有する。 - 特許庁

Operation information setting various operation conditions of a nonvolatile storage device is stored in a memory cell array, operation information is stored in a first memory region and is read out by internal access control, a second memory region is access-controlled from the outside in parallel to internal access control.例文帳に追加

不揮発性記憶装置の各種の動作条件を設定する動作情報がメモリセルアレイに格納されているところ、動作情報は第１メモリ領域に格納されて内部アクセス制御により読み出され、第２メモリ領域は、内部アクセス制御に並行して外部からアクセス制御される。 - 特許庁

This semiconductor memory device is constructed in such a manner that a memory cell array formed by arraying a plurality of memory cells is divided into a plurality of groups 1a and 1b along at least one of a bit line direction and a word line direction, and individual source lines SL (a) and SL (b) are commonly connected for each group.例文帳に追加

半導体記憶装置において、複数のメモリセルを配列して成るメモリセルアレイは、ビットライン方向、またはワードライン方向の少なくとも一方に沿って複数のグループ１ａ、１ｂに分割されており、各グループ毎に個別のソースラインＳＬ（ａ）、ＳＬ（ｂ）が共通接続されている。 - 特許庁

The memory is provided with bit lines BL0 to BL7, word lines WL0 to WL7 which are arranged to cross the bit lines BL0 to BL7 and a memory cell array 1 which is connected between the bit lines BL0 to BL7 and the word lines WL0 to WL7 and includes memory cells that hold data "1" or data "0".例文帳に追加

このメモリは、ビット線ＢＬ０〜ＢＬ７と、ビット線ＢＬ０〜ＢＬ７と交差するように配置されたワード線ＷＬ０〜ＷＬ７と、ビット線ＢＬ０〜ＢＬ７とワード線ＷＬ０〜ＷＬ７との間に接続され、データ「１」またはデータ「０」を保持するメモリセルとを含むメモリセルアレイ１を備えている。 - 特許庁

The semiconductor memory device is provided with a memory cell array 123 including a plurality of memory cells, an AL setting register 132 specifying timing from supply of an operation start command to supply of a column command, and timing adjusting circuits 124, 125 delaying a column address in accordance with a setting value of the AL setting register 123.例文帳に追加

複数のメモリセルを含むメモリセルアレイ１２３と、動作開始コマンドの投入からカラムコマンドの投入までのタイミングを指定するＡＬ設定レジスタ１３２と、ＡＬ設定レジスタ１２３の設定値に応じて列アドレスを遅延させるタイミング調整回路１２４，１２５とを備える。 - 特許庁

A memory device is such of a constitution that the device is provided with an array of resistive memory cells, including multi-bit storage, a counter having an increment step based on ambient temperature during operation, and a refresh circuit refreshing the memory cell, in response to the counter exceeding the preset value, and damages to storage data can be prevented.例文帳に追加

メモリ装置は、マルチビット記憶を含む抵抗メモリセルのアレイと、動作時の周囲温度に基づいた増加幅を有するカウンタと、上記カウンタが予め定められた値を超えたことに応じて、上記メモリセルをリフレッシュする回路とを備え、記憶データの破損を回避できる構成としている。 - 特許庁

In a memory cell array 2, a plurality of word lines WLp are arranged for selecting memory cells 1 in the row direction thereof and also read bit line pairs RBLt, RBLc are arranged for reading out data from the memory cells 1 in the direction orthogonal to the word lines WLp.例文帳に追加

メモリセルアレイ２には、メモリセル１を行方向において選択するため複数のワード線ＷＬｐが配列されると共にと、メモリセル１からのデータ読み出しを行うためワード線ＷＬｐと直交する方向に読み出しビット線対ＲＢＬｔ、ＲＢＬｃが配列される。 - 特許庁

This device is provided with a plurality of cell blocks Block0- Block1023 in which a memory cell array is divided, and a plurality of ROM blocks Block-ROM0, Block-ROM1 which are provided as a storage region which cannot be rewritten freely by a user, which have respectively storage capacity being smaller than each cell block, and to which different block addresses are allotted.例文帳に追加

メモリセルアレイが分割された複数のセルブロックBlock0〜Block1023 と、ユーザーが自由に書き換えられない記憶領域として設けられ、それぞれ各セルブロックよりも小さな記憶容量を有し、それぞれ異なるブロックアドレスが割り当てられた複数のＲＯＭブロックBlock-ROM0、Block-ROM1とを具備する。 - 特許庁

The semiconductor memory device comprises a semiconductor layer 13 formed on an insulating film 12, and a memory cell array having a plurality of memory cells 10 in which first and second transistors Tr1, Tr2 formed in the semiconductor layer are connected in series, formed and disposed in a matrix state connected to a bit line BL in which one side of the cell is connected and a reference potential is imparted to other side.例文帳に追加

絶縁膜１２上に形成された半導体層１３と、半導体層内に形成された第１および第２のトランジスタTr1，Tr2が直列接続されたメモリセル１０が複数個マトリックス状に配置形成され、前記メモリセルの一方側が接続されたビット線ＢＬに接続され、他方側に基準電位を与えられたメモリセルアレイとを備える。 - 特許庁

Responding to the first refresh start signal, the first refresh operation is performed for a memory cell group connected to one side of the first word line out of the memory sub-array, responding to the second refresh start signal, the second refresh operation is performed for a memory cell group connected to the second word line being different from one side of the first word line.例文帳に追加

前記第１リフレッシュ起動信号に応答して、前記メモリサブアレイのうちの一方の第１ワード線に接続されたメモリセル群に１回目リフレッシュ動作が実行され、前記第２リフレッシュ起動信号に応答して、前記一方の前記第１ワード線とは異なる、第２ワード線に接続されたメモリセル群に２回目リフレッシュ動作が実行される。 - 特許庁

When the conductivity type of the diffusion layer of a dummy cell region 22 is made opposite to that of the diffusion layers of adjacent memory cells, the diffusion layer formed in the dummy cell region 22 can also the used as a well potential supplying diffusion layer and the increase of the chip area caused by the increase of the split number of a memory cell array section can be suppressed.例文帳に追加

ダミーセル領域２２の拡散層の導電型をそれと隣接するメモリセルのセルの拡散層と逆にすれば、ダミーセル領域２２に形成される拡散層をウェル電位供給用拡散層として兼用することができ、メモリセルアレイ部の分割数が増大することによるチップ面積の増大を抑制することができる。 - 特許庁

To suppress the increase of power consumption as much as possible even when a word line is set to a negative potential to rest a word line, in a semiconductor device having a function performing reset operation by driving a word line connected to a memory cell to restore a memory cell in a cell array from an activation state to a standby state.例文帳に追加

セルアレイ内のメモリセルを活性化状態からスタンバイ状態に復帰させるために、メモリセルに接続されたワード線を駆動してリセット動作を行う機能を有する半導体装置に関し、ワード線をリセットするためにワード線をマイナス電位に設定する場合でも、消費電力の増加を極力抑えることを目的とする。 - 特許庁

This device includes: a memory cell array; a plurality of data input/output terminals; a plurality of signal paths for writing data supplied to the data input/output terminals to the memory cell array in parallel; a plurality of latch circuits for temporarily holding the data on the signal paths respectively; and a selector for selectively supplying the data to the latch circuits from a test data terminal during a test operation.例文帳に追加

メモリセルアレイと、複数のデータ入出力端子と、データ入出力端子に供給されたデータをメモリセルアレイに対して並列に書き込むための複数の信号経路と、複数の信号経路上のデータをそれぞれ一時的に保持するラッチ回路と、テスト動作時においてテストデータ端子からラッチ回路へデータを選択的に供給するセレクタとを備える。 - 特許庁

Also, the control circuit 729 causes the internal address generating circuit 727 to generate an address of transfer source based on a data transfer command, while causing the internal address generating circuit 726 to generate an address of transfer destination, and inputs successively data output by burst-read from a memory cell array 716 as a transfer source to a memory cell array 705 as a transfer destination through an internal data bus.例文帳に追加

また、制御回路７２９は、データ転送コマンドに従い、内部アドレス生成回路７２７に転送元のアドレスを生成させ、内部アドレス生成回路７２６に転送先のアドレスを生成させ、転送元のメモリセルアレイ７１６からバースト読み出しで出力されるデータを、内部データバスを経由して順次当該データを転送先のメモリセルアレイ７０５へ入力させる。 - 特許庁

An information storing device o8 comprises memory cells 12 constituting a resistance intersection array 10, a sense amplifier 24 for detecting a resistance state of the memory cell 12 selected in the array 10, and a switch 30 for pulling up an input of the sense amplifier 24 to fixed voltage.例文帳に追加

抵抗交差点アレイ１０をなすメモリ・セル１２と、アレイ１０内の選択されたメモリ・セル１２の抵抗状態を検知するためのセンス・アンプ２４と、センス・アンプ２４の入力を一定の電圧までプル・アップするためのスイッチ３０とを含んでなることを特徴とする情報記憶デバイス８を提供する。 - 特許庁

The semiconductor device includes: a cell array 4 for a CAM (Contents Addressable Memory ) for storing operation setting information of the semiconductor device 1; a controller 8 for controlling reading from and writing to the cell array for a CAM; a row decoder 5; and column decoders 6, and the device has a constitution to assign different row addresses for every function block which have different operation setting information.例文帳に追加

本発明の半導体装置は、半導体装置１の動作設定情報を記憶するＣＡＭ用セルアレイ４と、ＣＡＭ用セルアレイの読出しと書込みを制御するコントローラ８、ローデコーダ５、コラムデコーダ６を有し、動作設定情報の異なる機能ブロックごとに異なるローアドレスを割り付ける構成を備えている。 - 特許庁

This semiconductor memory comprises plural input/output terminals, a memory cell array consisting of blocks corresponding to each of plural input/output terminals, plural sense amplifiers provided adjacent to each of the blocks for sensing data of the memory cell array, plural switches corresponding to plural sense amplifiers, and signal wirings connecting the plural sense amplifiers to one terminal corresponding to the plural input/output terminals through the plural switches.例文帳に追加

半導体記憶装置は、複数の入出力端子と、該複数の入出力端子の各々に対応するブロックからなるメモリセル配列と、該ブロックの各々に対して複数個隣接して設けられ、該メモリセル配列のデータをセンスするセンスアンプと、該複数のセンスアンプに対応する複数のスイッチと、該複数のセンスアンプを該複数のスイッチを介して該複数の入出力端子の対応する１つに接続する信号配線を含むことを特徴とする。 - 特許庁

This device is provided with plural word lines, plural bit lines, plural cells, a memory cell array consisting of plural cell blocks provided with plural cell power lines supplying power source voltage to the cells, plural row decoders, and plural cell power relieving circuit cutting off selectively only connection of a cell power line supplying power source line to the defective cell and a power source when a defective cell in which standby current failure occurs exists.例文帳に追加

複数個のワードラインと、複数個のビットラインと、複数個のセルと、前記セルに電源電圧を供給する複数個のセルパワーラインを具備した複数個のセルブロックとからなるメモリセルアレイと、複数個のローデコーダー回路と、スタンバイ電流不良が発生した不良セルが存在する場合、前記不良セルに電源電圧を供給するセルパワーラインと電源との間のみを選択的に遮断する複数個のセルパワー救済回路とを備える。 - 特許庁

Therefore, it is characterized in that a device includes a cell array including many memory cells, a BIST block performing BIST operation for the cell array, a BISR block performing BISR operation for the cell array, and an instruction decoder generating a first control signal selecting BIST operation by the BIST block or a test by the external tester and a second control signal controlling BISR operation by the BISR block.例文帳に追加

このため、多数のメモリセルを含むセルアレイと、前記セルアレイに対するＢＩＳＴ動作を行なうＢＩＳＴブロックと、前記セルアレイに対するＢＩＳＲ動作を行なうＢＩＳＲブロックと、前記ＢＩＳＴブロックによるＢＩＳＴ動作又は外部テスタによるテストを選択する第１の制御信号、及び前記ＢＩＳＲブロックによるＢＩＳＲ動作を制御する第２の制御信号を発生する命令ディコーダとを含むことを特徴とする。 - 特許庁

To provide a semiconductor memory device, capable of shortening the access time by disposing interconnections which pass over a memory cell array so as to make the interconnections that connect among a read-enable signal input pad and data I/O pads that are equal in length, to each other.例文帳に追加

リードイネーブル信号入力用パッドと複数のデータＩ／Ｏパッドとの間を接続する配線の長さが均等になるようにメモリセルアレイ上を通過させる配線を配置して、アクセスタイムを高速化する半導体記憶装置を提供する。 - 特許庁

Therefore, since the number of the ferroelectric memory cells to be connected to the wires can be increased without reduction in speed, the efficiency of the ferroelectric memory cell array can be extremely increased and as a result, the size of a chip can be reduced.例文帳に追加

したがって、速度低下なしに、配線に連結される強誘電体記憶セルの個数を増加させることができるので、強誘電体記憶セルアレイの効率を極大化することができ、結果的に、チップの大きさを減らすことができる。 - 特許庁

To provide a semiconductor storage device having a memory cell array performing injection of source side channel hot electrons by which data can be written in plural memory transistors or can be read out from the transistors in parallel, and increasing operation speed of a program including verifying can be realized.例文帳に追加

複数のメモリトランジスタを並列に書き込むまたは読み出すことができ、ベリファイを含むプログラムの高速化を実現できるソースサイド・チャネルホットエレクトロン注入を行うメモリセルアレイを有する半導体記憶装置およびその駆動方法を提供する。 - 特許庁

When the number of erasure stored in the erasure counting circuit 107 exceeds a predetermined number of times, a memory control circuit 103 controls a temperature control circuit 105 to increase the temperature of the memory cell transistor array 101 by a temperature increasing mechanism.例文帳に追加

消去回数カウント回路１０７に記憶された消去回数が予め定めた回数に達すると、メモリ制御回路１０３は温度制御回路１０５を制御して、温度上昇機構によってメモリセルトランジスタアレイ１０１の温度を上昇させる。 - 特許庁

This method writes the same data in all or some of the memory cells in the memory cell array by applying the predetermined row voltage to the word lines WL0-3, and the predetermined column voltage to the bit lines BL0-3, respectively at the same time.例文帳に追加

複数のワード線ＷＬ０〜３に所定の行電圧を、複数のビット線ＢＬ０〜３に所定の列電圧を、夫々同時に印加することにより、メモリセルアレイ中の全てまたは一部の複数メモリセルに対して同じデータを同時に書き込む。 - 特許庁

To provide a semiconductor memory structure having a constitution of a memory cell array which can process many input/output data simultaneously in parallel and a redundant relieving circuit which can perform efficiently redundant relieving for the above.例文帳に追加

同時並列に多数の入出力データを取扱うことができるメモリセルアレイの構成と、これに対して効率的に冗長救済を行なうことのできる冗長救済回路とを併せ持つ半導体記憶装置の構成を提供する。 - 特許庁

In a variable resistance memory, power source voltage and/or substrate bias of digit line drive circuits (3a, 3b), word line drive circuits (2a, 2b), and bit line drive circuits (4a, 4b) to a memory cell array (1) are varied in accordance with an operation mode.例文帳に追加

抵抗値可変型メモリにおいて、メモリセルアレイ（１）に対するデジット線駆動回路（３ａ，３ｂ）およびワード線駆動回路（２ａ，２ｂ）およびビット線駆動回路（４ａ，４ｂ）の電源電圧および／または基板バイアスを、動作モードに応じて変更する。 - 特許庁

In the memory device having a floating gate type memory cell array transistor, a boosting ratio of a boost voltage-generating circuit is set to be variable so that a value of a boost voltage for driving a word line at the read time is constant in accordance with a level of a source voltage.例文帳に追加

フローティングゲート型のメモリセルアレイトランジスタを有するメモリデバイスにおいて、電源電圧のレベルに応じて読み出し時のワード線駆動用の昇圧電圧値が一定になるように、昇圧電圧発生回路の昇圧比を可変設定する。 - 特許庁