「memory cell array」に関連した英語例文の一覧と使い方(32ページ目) - Weblio英語例文検索

To provide a driving circuit capable of making it efficient to layout nonvolatile ferro-electric memory elements wherein a cell array part is divided into two and any cell is made selectable, minimizing the chip in size, and maximizing the elements in the driving performance.例文帳に追加

セルアレイ部を二つに分割してその中から任意のセルを選択できるようにした不揮発性強誘電体メモリ素子のレイアウトを効率的にし、かつチップのサイズを最小化し、素子の駆動能力を極大化できる駆動回路を提供する。 - 特許庁

A comparing circuit 40 judges the existence or absence of a defective cell in a memory cell array 10 by comparing data read from an I/O bus with data previously decided and outputs the judged result as a judgement signal 4.例文帳に追加

比較回路４０は、Ｉ／Ｏバスから読み出されたデータが予め定められたデータと同じであるかどうかを比較することによりメモリセルアレイ１０中の不良セルの有無の判定を行いその判定結果を判定信号４として出力する。 - 特許庁

This semiconductor memory is provided with a memory cell array in which memory strings including selection transistors and plural memory cells which are coupled with the transistors and have electric charge catching circuits in gate insulating films respectively are arranged in a matrix shape and a bias circuit 12 which supplies a prescribed potential to gates of memory cells to be coupled with nonselected selection transistors when selection transistors are nonselected.例文帳に追加

選択トランジスタ、およびこの選択トランジスタに結合され、それぞれがゲート絶縁膜中に電荷捕獲回路を有する複数のメモリセルとを含むメモリセルストリングがマトリクス状に配置されたメモリセルアレイと、選択トランジスタが非選択のときに、この非選択な選択トランジスタに結合されるメモリセルのゲートに、所定の電位を供給するバイアス回路１２とを具備することを特徴としている。 - 特許庁

To solve the problem of disturbing a high-speed operation due to a mixture of an interference noise generated at one bit line of adjacent bit lines to each other with the other bit line in a semiconductor device only by a memory cell layout without increasing the area of a memory cell array.例文帳に追加

半導体装置において、互いに隣接するビット線どうしのうちの一方のビット線で発生する干渉ノイズが他方のビット線に混入しないようにして、この混入により高速動作を阻害するという問題を、メモリセルアレイ部における面積を増大させることなく、メモリセルレイアウトのみで解決する。 - 特許庁

At an end in the row direction of a cell array of NAND cells in which selection gate transistors having a stacked gate structure are connected in series to a plurality of memory cell transistors having a stacked gate structure on a semiconductor substrate 30 of an NAND type flash memory, an STI region 20 is formed in the column direction, and dummy NAND cells are formed at an end portion in the row direction.例文帳に追加

NAND型フラッシュメモリの半導体基板30上に積層ゲート構造を有する複数のメモリセルトランジスタに直列に積層ゲート構造を有する選択ゲートトランジスタを接続したNANDセルのセルアレイの行方向端には列方向にSTI 領域20が形成され、行方向端部にダミー用NANDセルが形成されている。 - 特許庁

In the semiconductor memory device which reserves the repair information while avoiding the memory cell of a defective bit and the driving method thereof, the semiconductor memory device comprises a memory array where a partial area is assigned to a repair information area and a data input/output part driven so as to read an information packet to be cooperated by a cooperated bit address of an information packet to be read.例文帳に追加

欠陥ビットのメモリセルを避けてリペアー情報を保存する半導体メモリ装置及びその駆動方法であって、この半導体メモリ装置は、一部領域がリペアー情報領域に割り当てられるメモリアレイと、読み出される情報パケットの連携ビットアドレスによって、連携される情報パケットを読み出すように駆動されるデータ入出力部とを含む。 - 特許庁

To reduce an area occupied by a control block or the like to be repeatedly used by efficiently disposing the structure of a cell array and a core-related circuit of a nonvolatile ferroelectric memory.例文帳に追加

不揮発性強誘電体メモリのセルアレイ及びコア関連回路の構造を効率的に配置し、反復的に用いられるコントロールブロック等により占められる面積を縮小させることにある。 - 特許庁

In this way, a layer of wires 22, connecting two wires 22a and 22b via a wiring 22c drawn aslant with an angle of 30°, is formed between the memory cell array 11 and the row decoder circuit 13.例文帳に追加

こうして、メモリセルアレイ１１とロウデコーダ回路部１３との間に、３０度斜め引き出し配線２２ｃによって配線２２ａ，２２ｂの相互間を接続してなる配線層２２を引き回す構成となっている。 - 特許庁

This test circuit detects a bit in which a shift is caused in a write-in property in a memory cell array 1 as a defective bit using a method by which one axis write-in current of a difficult axis direction is applied.例文帳に追加

このテスト回路は、メモリセルアレイ１中の書き込み特性にシフトがあるビットを、困難軸方向の一軸書き込み電流を印加する手法を用いて不良ビットとして検出する。 - 特許庁

This device is provided with an address baffer 1, a first pre- decoder 2, a register circuit 3, a fuse data storing section 4, a first multiplexer 5, a second pre-decoder 6, an inverter 7, a second multiplexer 8, and a memory cell array 9.例文帳に追加

アドレスバッファ１と、第１のプリデコーダ２と、レジスタ回路３と、ヒューズデータ記憶部４と、第１のマルチプレクサ５と、第２のプリデコーダ６と、インバータ７と、第２のマルチプレクサ８と、メモリセルアレイ９と、を備えている。 - 特許庁

A conversion circuit 4-1 converts data comprising k bits (a natural number of 3 or more; k<=n) stored in the memory cell array to data comprising h bits (a natural number of 2 or more; k<=h), based on a conversion rule.例文帳に追加

変換回路４−１は、メモリセルアレイに記憶するｋビット（ｋ＜＝ｎで、３以上の自然数）からなるデータを、変換則に基づき、ｈビット（ｋ＜＝ｈで、２以上の自然数）のデータに変換する。 - 特許庁

For example, when a power on reset circuit 32 detects supply of a power source, a sense amplifier circuit 21 automatically reads the primary set data from in a primary set data area 12 on a memory cell array 11.例文帳に追加

たとえば、パワーオンリセット回路３２が電源の投入を検知すると、センスアンプ回路２１がメモリセルアレイ１１上の初期設定データ領域１２内より初期設定データを自動的に読み出す。 - 特許庁

The semiconductor integrated circuit device is provided with a boosting circuit 1, a level detection circuit 2, an internal voltage generation circuit 3, an address buffer (ADB) 4, an address decoder (RDC) 5, and a memory cell array (MCA) 6.例文帳に追加

半導体集積回路装置は、昇圧回路１と、レベル検知回路２と、内部電圧発生回路３と、アドレスバッファ（ＡＤＢ）４と、アドレスデコーダ（ＲＤＣ）５と、メモリセルアレイ（ＭＣＡ）６とを備える。 - 特許庁

A memory cell array (602) of the storage device (130) includes decrement prohibiting regions (R1, R2) for allowing a value larger than an already-stored value to be written and prohibiting writing of a value smaller than the already-stored value.例文帳に追加

記憶装置(130)のメモリーセルアレイ(602)は、既格納値よりも大きな値の書き込みを許容するとともに、既格納値よりも小さな値の書き込みを禁止するデクリメント禁止領域(R1,R2)を有する。 - 特許庁

To provide a semiconductor device with a relief circuit capable of performing a high-speed operation and having high relief efficiency, when a shift saving system is applied to a memory cell array divided into a plurality of unit blocks.例文帳に追加

複数の単位ブロックに分割されたメモリセルアレイにシフト救済方式を適用する場合、高速動作が可能で救済効率が高い救済回路を備えた半導体装置を提供する。 - 特許庁

A memory cell array 1 has a hierarchical structure where bit lines BL are split from a main data line MDL and an inverting sense circuit 10 is inserted between the main data line MDL and the bit lines BL.例文帳に追加

メモリセルアレイ１は、メインデータ線ＭＤＬからビット線ＢＬが分岐された階層構造となっており、メインデータ線ＭＤＬとビット線ＢＬとの間に、反転センス回路１０が挿入される。 - 特許庁

At the time of a multi-bit test, An I/O combiner 50 degenerates data of a plurality of bits read out to pairs of data buses TDB0-TDB3 from a memory cell array MA in parallel and outputs them to a pair of data bus RTDB.例文帳に追加

マルチビットテスト時、Ｉ／Ｏコンバイナ５０は、メモリセルアレイＭＡから並列にデータバス対ＴＤＢ０〜ＴＤＢ３に読出された複数ビットのデータを縮退してデータバス対ＲＴＤＢへ出力する。 - 特許庁

To provide a method of designing a nonvolatile memory cell that is enhanced in data retention performance and improved in operation speed, and can be operated (programming/deletion/retrieval) a number of times and an array.例文帳に追加

向上されたデータ保持性能及び向上された動作速度をもって、多数回にわたり動作（プログラム／消去／読み出し）させることのできる不揮発性メモリセル設計及びアレイを提供する。 - 特許庁

In this circuit, when a switch 1c and a resistance element 1d are disposed and a memory cell array and control circuit are in a standby state, the internal voltage VccD is measured and can be output from an output terminal.例文帳に追加

この回路において、スイッチ１ｃ、抵抗素子１ｄを設け、メモリセルアレイおよびコントロール回路がスタンバイ状態である際に、内部電圧VccDを測定し、出力端子から出力できるようにした。 - 特許庁

When a storage element of the memory cell array 7 is deteriorated and a threshold value of gate voltage is reduced, data cannot be read out correctly by the determine- verify voltage, the comparison result in the decision circuit 6 is noncoincidence.例文帳に追加

メモリセルアレイ７の記憶素子が劣化し、ゲート電圧の閾値が低下している場合にはディターミンベリファイ電圧では正しくデータを読み出すことができず、判定回路６における比較結果は不一致となる。 - 特許庁

A column selection circuit is arranged in each of the memory cell array blocks, row addresses are finally decoded resting on the predecode signals, and a sense amplifier (not shown) is connected to an I/O wire.例文帳に追加

各メモリセルアレイブロックにはカラム選択回路が配置されており、出力されたプリデコード信号に基づいて列アドレスの最終的なデコードを行い、図示しないセンスアンプとＩ／Ｏ線を接続する。 - 特許庁

A first contact plug (C101) is formed such that at least a part of an end face of the first contact plug is arranged inside a circumference of a memory cell array (MARY) when viewed from above the semiconductor substrate (100).例文帳に追加

第１のコンタクトプラグ(C101)は、半導体基板(100)の平面視において第１のコンタクトプラグの端面の少なくとも一部がメモリセルアレイ(MARY)の周縁よりも内側に配置されるように形成されている。 - 特許庁

A first data output buffer 35 is synchronized with the rise edge of the first clock CLK1, it buffers data which is output from the memory cell array 31, and it outputs the data to the outside through the first port DQ.例文帳に追加

第１デ−タ出力バッファ35が、前記第１クロックの立上りエッジに同期して、前記メモリセルアレイ31から出力されるデ−タをバッファリングし、前記第１ポ−トDQを通じて外部へ出力する。 - 特許庁

The ferroelectric memory element is directly connected to ferroelectric capacitors arranged on at least two rows in which one expanded plate lines adjoin each other in a cell array region.例文帳に追加

この強誘電体メモリ素子は一つの拡張されたプレートラインがセルアレイ領域内で隣り合う少なくとも二つの行上に配列された強誘電体キャパシタと直接的に接続される。 - 特許庁

A system control section 62 identifiers the position of the pointed-out defective pixel in response thereto and stores it in the coordinate memory 24 as positional information denoting coordinates in an image pickup cell array 26 of the solid-state image pickup device 22.例文帳に追加

これに応動してシステム制御部62は、その指示された欠陥画素の位置を識別し、固体撮像デバイス22の撮像セルアレイ26における座標を示す位置情報として座標メモリ24に記憶させる。 - 特許庁

Meanwhile, in a read operation, read data Do from the register unit are output via the common data output bus (RRL=2), and successively read data Do are output from the memory cell array (MRL=5).例文帳に追加

一方、読み出し動作時は、共通のデータ出力バスを介してレジスタ部からの読み出しデータＤｏを出力し（ＲＲＬ＝２）、続いてメモリセルアレイからの読み出しデータＤｏを出力する（ＭＲＬ＝５）。 - 特許庁

The DRAM core 104 is provided with decoding circuits 125, 126 which are provided corresponding respectively to the operation modes, decode corresponding control signals, and generate an internal control signal for a memory cell array 121.例文帳に追加

ＤＲＡＭコア１０４は、動作モードにそれぞれ対応して設けられ、対応する制御信号をデコードして、メモリセルアレイ１２１に対する内部制御信号を生成するためのデコーダ回路１２５、１２６を備える。 - 特許庁

A first conductive film for forming a plurality of word lines is formed in the memory cell array forming region of a non-volatile semiconductor storage device, and a second conductive film is formed in a semiconductor device forming region.例文帳に追加

不揮発性半導体記憶装置のメモリセルアレイ形成領域に複数のワード線を形成するための第１の導電膜と半導体装置形成領域に第２の導電膜を形成する。 - 特許庁

In a write operation, write data Di in the register part are input via a common data input bus (RWL=1), and successively write data Di in the memory cell array are input (MWL=4).例文帳に追加

書き込み動作時は、共通のデータ入力バスを介してレジスタ部に対する書き込みデータＤｉを入力し（ＲＷＬ＝１）、続いてメモリセルアレイに対する書き込みデータＤｉを入力する（ＭＷＬ＝４）。 - 特許庁

To improve accuracy of measurement of a normal/defective state of the semiconductor integrated circuit and to improve a fault detection rate by measuring a standby current of a semiconductor integrated circuit including a memory cell array.例文帳に追加

メモリセル・アレイを含む半導体集積回路のスタンバイ電流を測定して、その半導体集積回路の良・不良の判定精度を向上させ、よって故障検出率を向上させる。 - 特許庁

The memory cell array blocks are formed in the first well group of the semiconductor substrate and the longitudinal direction of the first well group coincides with a direction D2 in which the word lines and the control gate lines are extended.例文帳に追加

メモリセルアレイブロックは、半導体基板の第１のウェル群に形成され、第１のウェル群の長手方向は、複数のワード線及び複数のコントロールゲート線が延びる方向Ｄ２と一致する。 - 特許庁

To obtain an integrated programmable logic cell which realizes a programmable logic means, a programmable connecting means, and a memory means and has a simple constitution by arranging basic circuits in the form of a two-dimensional array.例文帳に追加

プログラマブル論理手段として機能するセルの入出力を確保するために必要となる、プログラマブル結線手段として機能するセルの必要量を、セルの回路量増加を抑えたままで削減する。 - 特許庁

A data storage device including the resistive cross point array (10) of a memory cell (12), a plurality of wordlines (14), a plurality of bit lines (16) and the sense amplifier (24) using a cross couple latching sense circuit is disclosed.例文帳に追加

メモリセル（１２）の抵抗性クロスホ゜イントアレイ（１０）と、複数のワート゛線（１４）と、複数のヒ゛ット線（１６）と、クロスカッフ゜ルラッチ型センス回路を利用するセンス増幅器（２４）とを含むテ゛ータ記憶装置が開示される。 - 特許庁

To decrease an area occupied by a control block or the like repeatedly used by efficiently arranging a structure of a cell array of a nonvolatile ferroelectric memory device and a core related circuit.例文帳に追加

不揮発性強誘電体メモリのセルアレイ及びコア関連回路の構造を効率的に配置し、反復的に用いられるコントロールブロック等により占められる面積を縮小させることにある。 - 特許庁

This device comprises a memory cell array, a global word line, a global decoder circuit, a local decoder circuit, and a sector selection circuit, a word line selection switch of a global decoder circuit 110 is constituted of two NMOS transistors 200 and 202.例文帳に追加

メモリセルアレイ、グローバルワードライン、グローバルデコーダ回路、ローカルデコーダ回路およびセクタ選択回路を含み、グローバルデコーダ回路１１０のワードライン選択スイッチは２つのＮＭＯＳトランジスタ２００，２０２で構成される。 - 特許庁

To enable high speed read-out by suppressing variation of wiring capacitance of main bit lines in a memory cell array of a hierarchical bit line system in which a plurality of sub-arrays of a virtual grounding conductor system are arranged in the column direction.例文帳に追加

列方向に仮想接地線方式のサブアレイを複数配列した階層ビット線方式のメモリセルアレイにおいて、主ビット線の配線容量のばらつきを抑えて高速読み出しを可能とする。 - 特許庁

A selector circuit 72 outputs selectively eight data corresponding to the number of output data per read-out operation of one time at the time of test operation out of plural data read out from a regular memory cell array.例文帳に追加

セレクタ回路７２は、正規メモリセルアレイから読出された複数のデータのうち、テスト動作時における１回の読出動作当たりの出力データ個数に相当する８個のデータを選択的に出力する。 - 特許庁

A hierarchical memory cell array comprises: global bit lines GBL, local bit lines LBL, precharge circuits Q10 and Q11 for the global bit lines, precharge circuits Q20 for the local bit lines, and hierarchical switches Q30.例文帳に追加

階層化メモリセルアレイは、グローバルビット線ＧＢＬ、ローカルビット線ＬＢＬ、グローバルビット線用のプリチャージ回路Ｑ１０、Ｑ１１、ローカルビット線用のプリチャージ回路Ｑ２０、階層スイッチＱ３０を備えている。 - 特許庁

In a normal mode, a voltage drop circuit 43 gives large internal power source voltage intVccp to peripheral circuits, a voltage drop circuit 45 gives small internal power source voltage intVcca to a memory cell array.例文帳に追加

通常モードでは、電圧降下回路４３は、周辺回路に大きい内部電源電圧ｉｎｔＶｃｃｐを与え、電圧降下回路４５は、小さい内部電源電圧ｉｎｔＶｃｃａをメモリセルアレイに与える。 - 特許庁

In the SRAM10, a timing control circuit 17 is provided, and the precharge & equalize control circuit 18 is also provided in an opposite side of the timing control circuit 17 for the memory cell array 11.例文帳に追加

ＳＲＡＭ１０には、タイミング制御回路１７が設けられるとともに、メモリセルアレイ１１に対してタイミング制御回路１７の反対側にプリチャージ＆イコライズ制御回路１８が設けられている。 - 特許庁

Responding to the masking control signal, the column decoder decodes the column address signal and enables or disables a column selection line corresponding to a column address signal decoded in the memory cell array.例文帳に追加

カラムデコーダは、マスキング制御信号に応答して、カラムアドレス信号をデコーディングしてメモリセルアレイでデコーディングされたカラムアドレス信号に対応するカラム選択ラインをイネーブルさせるか、またはディセーブルさせる。 - 特許庁

Also, at test mode, the switch circuit 702 is turned on, the power source voltage supply circuit 70 supplies ground voltage GndT supplied from the pad 41 to the memory cell array 110 through impedance.例文帳に追加

また、テストモード時、スイッチ回路７０２はオンされ、電源電圧供給回路７０は、パッド４１から供給された接地電圧ＧｎｄＴをメモリセルアレイ１１０にインピーダンスを介して供給する。 - 特許庁

While others have focused on interface technology and speeding up data transfer to and from the logic IC that controls the DRAM, FCRAM has a changed memory cell array. 例文帳に追加

他の陣営は, DRAMを制御するロジックICとのインタフェース技術に焦点を合わせ, ロジックICとの間のデータ転送を高速化することを中心としてきたのに対し, FCRAM(高速サイクルRAM)はメモリセルアレイを変更したのである. - コンピューター用語辞典

In each of entry (ERYO-ERYN) in a memory cell array 1, current source elements (CSTY0-CSTN) driving a constant current are provided commonly at corresponding CAM cells (CC0 to CCN).例文帳に追加

メモリセルアレイ１内のエントリ（ＥＲＹ０−ＥＲＹＮ）の各々において、対応のＣＡＭセル（ＣＣ０−ＣＣＮ）に共通に、定電流を駆動する電流源素子（ＣＳＴ０−ＣＳＴＮ）を設ける。 - 特許庁

To provide a semiconductor integrated circuit in which an area required for arrangement of a memory cell array and circuit design is easy to carry out, by avoiding congestion of wirings on an upper wiring layer, and to provide a manufacturing method therefor.例文帳に追加

上位の配線層の配線の混雑を回避し、メモリセルアレイの配置領域を大きくでき、回路設計が容易な半導体集積回路及びその製造方法を提供すること。 - 特許庁