「memory cell array」に関連した英語例文の一覧と使い方(35ページ目) - Weblio英語例文検索

A test mode (level 'H') is specified by a mode signal MOD, analog switches (SW) 18, 19 are turned off, a SW20 is turned on, semiconductor circuits of memory cell array 14 and the like are separated, and an input node 11 and an output node 17 are connected.例文帳に追加

モード信号ＭＯＤで試験モード（レベル“Ｈ”）を指定し、アナログスイッチ（ＳＷ）１８，１９をオフ、ＳＷ２０をオンにして、メモリセルアレイ１４等の半導体回路を切り離し、入力ノード１１と出力ノード１７の間を接続する。 - 特許庁

To realize a DRAM which is provided with a plurality of discrete operation circuits performing an access operation to a memory cell array in accordance with the detected transition of an input signal and which prevents a critical malfunction from occurring even though a glitch takes place in the input signal.例文帳に追加

入力信号の遷移の検出に応じてメモリセルアレイへのアクセス動作を行う複数の個別動作回路とを備え、入力信号にグリッチが発生しても致命的な誤動作が発生しないＤＲＡＭの実現。 - 特許庁

A semiconductor memory device 1 includes a memory cell array H40 having a plurality of memory cells, an SR timer circuit H80 deciding a period of self-refresh of the memory cells, a refresh counter H20 generating an internal address signal being an object of self-refresh, and a circuit outputting a pulse activation signal for executing continuous refresh operation in one period of self-refresh.例文帳に追加

本発明の一態様に係る半導体記憶装置１は、複数のメモリセルを有するメモリセルアレイＨ４０と、メモリセルのセルフリフレッシュの周期を決定するＳＲタイマー回路Ｈ８０と、セルフリフレッシュの対象となるメモリセルの内部アドレス信号を生成するリフレッシュカウンタＨ２０と、セルフリフレッシュの１周期間に、連続してリフレッシュ動作を実行するためのパルス活性信号を出力する回路とを備えるものである。 - 特許庁

The integrated circuit memory includes a circuit for individually activating word lines in a first one memory cell per bit operation mode, simultaneously activating at least two word lines in a second operation mode where two or more memory cells are dedicated to each data bit, and providing a word line sequence when first converting stored data in the array of memory cells from the first operation mode to the second operation mode.例文帳に追加

集積回路メモリは回路を含み、回路は、１ビットごとに１メモリセルの第１の動作モードにおいてワード線を個別に活性化し、各データビット専用に２個以上のメモリセルが与えられる第２の動作モードにおいて少なくとも２つのワード線を同時に活性化し、メモリセルのアレイに記憶されたデータを第１の動作モードから第２の動作モードへ最初に切替えるときにワード線シーケンスを与える。 - 特許庁

The failure block detection circuit 10 is activated in the initial stage of test control sequence when batch write test is performed in units of batch erase or write for unit erase of the memory cell array 1 and a control circuit 7 controls interruption of drive voltage supply to a failure memory cell based on the output from the failure block detection circuit 10 in the test sequence thereof.例文帳に追加

不良ブロック検出回路１０は、メモリセルアレイ１の消去単位での一括消去又は書き込み単位での一括書き込みのテストを行う際にそのテスト制御シーケンスの初期に活性化され、制御回路７はそのテストシーケンスにおいて、不良ブロック検出回路１０の検出出力に基づいて不良メモリセルへの駆動電圧供給の停止を制御する。 - 特許庁

In the memory cell array of this NOR type flash memory, a conductive material is supplied to the cavity 22 formed in the source wiring 21 having a U-shaped structure not only from a hole for source contacting but also from a hole for dummy source contacting in the process of forming a source contact electrode 23 and a dummy contact electrode 24.例文帳に追加

本発明に係るＮＯＲ型フラッシュメモリのメモリセルアレイは、ソースコンタクト電極２３及びダミーコンタクト電極２４を形成する工程においてＵ字構造のソース配線２１に形成された空洞２２にソースコンタクト用のホールに加えてダミーソースコンタクト用のホールからも導電体が供給される。 - 特許庁

By this arrangement, after a power source voltage Vdd is elevated by a first boosting circuit 25 to the order of 5V which is a writing voltage, a voltage lowered by its passing through the memory selection circuit 21 can be elevated to 5V again by the second boosting circuit 26 right before the memory cell array 22.例文帳に追加

こうすることによって、第１昇圧回路２５によって電源電圧Ｖddを書き込み電圧である５Ｖ程度まで昇圧させた後、メモリセル選択回路２１を通過することによって低下した電圧を、メモリセルアレイ２２の直前で、第２昇圧回路２６によって再度５Ｖに昇圧することができる。 - 特許庁

The first memory cell array 110, in which memory cells are arranged in a matrix pattern, comprises a first signal electrode 112, a second signal electrode 116 arranged in the direction in which the first signal electrode 112 intersects, and at least a ferroelectric layer 114 arranged between the first signal electrode 112 and the second signal electrode 116.例文帳に追加

第１メモリセルアレイ１１０は、メモリセルがマトリクス状に配列され、第１信号電極１１２と、第１信号電極１１２が交差する方向に配列された第２信号電極１１６と、少なくとも第１信号電極１１２と第２信号電極１１６との間に配置された強誘電体層１１４とを含む。 - 特許庁

Therefore, even in the case of a memory cell array 36 constituted of partitions consisting of blocks of which the memory capacity and the number are not uniform, redesign and correction of the command state machine 26 are not required, and quantity of work required for verification of state transition is reduced, and development of kinds of devices by cut-down can be performed easily and in a short time.例文帳に追加

したがって、メモリ容量と数とが均等ではないブロックで成るパーティションで構成されたメモリセルアレイ３６の場合でもコマンドステートマシン２６の再設計や修正が不用になり、且つ、状態遷移の検証に要する作業量が減り、カットダウンによる機種展開を容易に且つ短時間に行うことができる。 - 特許庁

The data driver block DB and the memory block MB are disposed along the direction of D1, the buffer circuit BF and the data driver DR are disposed along the direction of D2, the low address decoder RD and the memory cell array MA are disposed along the direction of D2, and the buffer circuit BF and the low address decoder RD are disposed along the direction of D1.例文帳に追加

データドライバブロックＤＢとメモリブロックＭＢはＤ１方向に沿って配置され、バッファ回路ＢＦとデータドライバＤＲはＤ２方向に沿って配置され、ローアドレスデコーダＲＤとメモリセルアレイＭＡはＤ２方向に沿って配置され、バッファ回路ＢＦとローアドレスデコーダＲＤはＤ１方向に沿って配置される。 - 特許庁

The semiconductor storage device includes: a memory cell array MA in which the memory cells MC configured of a series connection of diodes Di and variable resistors VR are arranged at crossing parts of a plurality of bit lines BL and a plurality of word lines WL; and a control circuit for alternatively driving the bit line BL and the word line WL.例文帳に追加

半導体記憶装置は、ダイオードＤｉと可変抵抗素子ＶＲとを直列接続してなるメモリセルＭＣが複数のビット線ＢＬ及び複数のワード線ＷＬの交差部に配置されたメモリセルアレイＭＡと、ビット線ＢＬ及びワード線ＷＬを選択駆動する制御回路とを備える。 - 特許庁

The flash memory device having multi-level cells comprises a memory cell array, a means for previously charging bit lines, a bit line voltage supply circuit for supplying voltage to bit lines, and a 1st to 3rd latch circuits whose functions are mutually different and executes reading operation and programming operation by dividing bits into the LSB and MSM.例文帳に追加

本発明によるマルチレベルセルを有するフラッシュメモリ装置は、メモリセルアレイと、ビットラインをプリチャージする手段と、前記ビットラインに電圧を供給するビットライン電圧供給回路と、互いに機能を異にする第１乃至第３ラッチ回路とを含み、ＬＳＢとＭＳＢに分けて読み出し動作及びプログラム動作を実行する。 - 特許庁

The device has a memory cell array equipped with a plurality of memory cells which are accessed in response to a plurality of word line selecting signals and a plurality of column selecting signals, a row decoder which generates a plurality of word line selecting signals by decoding the row address, and a column decoder which generates a plurality of column selecting signals by decoding the column address.例文帳に追加

複数のワードライン選択信号と複数のカラム選択信号に応答してアクセスされる複数のメモリセルを備えたメモリセルアレイ、ロウアドレスをデコーディングして複数のワードライン選択信号を発生するロウデコーダ、及びカラムアドレスをデコーディングして複数のカラム選択信号を発生するカラムデコーダを備える。 - 特許庁

The fuse-free non-volatile memory system includes a switch constituted to be electrically turned on or off according to the fuse information stored in a memory cell array and an internal control circuit executing the same operation as that when the fuse is connected or cut off by the on or off of the above switch.例文帳に追加

本発明によるヒューズフリー不揮発性メモリ装置はメモリセルアレイに貯蔵されたヒューズ情報に応じて電気的にオンまたはオフされるように構成されたスイッチ、および前記スイッチのオンまたはオフによってヒューズを連結または切断する時と同一の動作を実行する内部調節回路を含む。 - 特許庁

To output normal output data to the external even when data outputted from a memory cell array are defective data whose doubtful output data are not fixed on 'H' or 'L' when an address indicated by an address signal supplied from the external to a semiconductor memory such as a masked ROM coincides with a redundant address.例文帳に追加

マスクＲＯＭなどの半導体記憶装置に関し、外部から供給されるアドレス信号が示すアドレスが冗長アドレスと一致した場合、メモリセルアレイから出力されたデータが疑義出力データが「Ｈ」又は「Ｌ」に固定されない不良データである場合においても、正常な出力データを外部に出力する。 - 特許庁

Each of memory devices 21 to 24 is provided with: a data output circuit 120 for outputting read data Data read from a memory cell array 100 to the data terminal 20d in response to a read command; and an output timing adjustment circuit 130 for adjusting the output timing of read data DQ by the data output circuit 120.例文帳に追加

メモリデバイス２１〜２４のそれぞれは、リードコマンドに応答してメモリセルアレイ１００から読み出されたリードデータＤａｔａをデータ端子２０ｄに出力するデータ出力回路１２０と、データ出力回路１２０によるリードデータＤＱの出力タイミングを調整する出力タイミング調整回路１３０とを備える。 - 特許庁

This memory device 86 is provided with a plurality of banks to be selected by a bank address, which are respectively equipped with a memory cell array including a plurality of page areas to be selected from a low address; a low control part for controlling the activation of page areas in the banks in response to a first operation code; and a data input/output terminal group.例文帳に追加

メモリ装置は，ロウアドレスにより選択される複数のページ領域を含むメモリセルアレイをそれぞれ有し，バンクアドレスにより選択される複数のバンクと，第１の動作コードに応答して，前記バンク内のページ領域の活性化を制御するロウ制御部と，データ入出力端子群とを有する。 - 特許庁

The nonvolatile semiconductor memory includes a unit cell array MAT00 which has bit lines BL0i to BL2i, word lines WL0i, WL1i intersected by the bit lines BL0i to BL2i, and memory cells MC0 to MC3 connected between the bit lines BL0i to BL2i and the word lines WL0i, WL1i at intersections thereof.例文帳に追加

不揮発性半導体記憶装置は、ビット線ＢＬ０ｉ〜ＢＬ２ｉ、ビット線ＢＬ０ｉ〜ＢＬ２ｉと交差するワード線ＷＬ０ｉ、ＷＬ１ｉ、及びビット線ＢＬ０ｉ〜ＢＬ２ｉ及びワード線ＷＬ０ｉ、ＷＬ１ｉの交差部で両配線間に接続されたメモリセルＭＣ０〜ＭＣ３を有する単位セルアレイＭＡＴ００を備える。 - 特許庁

In this non-volatile semiconductor memory, a constant current circuit C0 is arranged in parallel to a NMOS diode N5 converting the detected current of an array cell side into voltage, and a constant current circuit C1 is arranged in parallel to a NMOS diode N6 converting the detected current of a reference cell side into voltage.例文帳に追加

本発明の不揮発性半導体記憶装置では、アレイセル側の検出電流を電圧に変換するＮＭＯＳダイオードＮ５と並列に定電流回路Ｃ０を配置し、リファレンスセル側の検出電流を電圧に変換するＮＭＯＳダイオードＮ６と並列に定電流回路Ｃ１を配置する。 - 特許庁

The semiconductor storage device has a low power consumption mode which uses the redundancy and a high speed performance mode which does not use the redundancy, and includes a variable delay circuit 4 for changing timing for issuing a cell array control signal to select the memory cell, in the low power consumption mode and high speed performance mode.例文帳に追加

半導体記憶装置は、リダンダンシを使用する低消費電力モードと、リダンダンシを使用しない高速動作モードとを有し、低消費電力モードと高速動作モードとで、メモリセルを選択するためのセルアレイ制御信号を発行するタイミングを変更するための遅延量可変回路４を備えている。 - 特許庁

To provide a highly reliable semiconductor storage device which inhibits an influence of a shape of a micro trench formed in an element isolation region of a peripheral circuit part with adjusting a depth of the element isolation region of a memory cell array and the peripheral circuit part.例文帳に追加

メモリセルアレイおよび周辺回路領域の素子分離領域の深さを調節しつつ、周辺回路部の素子分離領域に形成されるマイクロトレンチ形状の影響を抑制し、信頼性の高い半導体記憶装置を提供する。 - 特許庁

Transistors 112 are respectively connected between a connecting terminal 111 for inputting Vpp and word lines Wi and write protection is applied to a second memory cell array by controlling the continuity of the transistors 112 with the input to a control terminal 113.例文帳に追加

Ｖppを入力する接続端子１１１とワード線Ｗｉとの間にそれぞれトランジスタ１１２を介挿し、このトランジスタの導通状態を、制御端子１１３の入力によって制御することで第２のメモリセルアレイ１２２にライトプロテクトをかける。 - 特許庁

Column redundant information storage circuit blocks 1W0-1W7 and 1E0-1E7 for failure column rescue are arranged in correspondence to each of memory cell array blocks MBW0-MBW7 and MBE0-MBE7.例文帳に追加

メモリセルアレイブロック（ＭＢＷ０−ＭＢＷ７，ＭＢＥ０−ＭＢＥ７）それぞれに対応して、不良列救済のためのコラム冗長情報を格納するコラム冗長情報格納回路ブロック（１Ｗ０−１Ｗ７，１Ｅ０−１Ｅ７）を配置する。 - 特許庁

In a data processor 1, a user area (block A) 19 where a user programs data and a firmware area (block) 20 where a program for controlling the writing/deleting/reading of the block A is stored are installed in the cell array area 9 of a flash memory 7.例文帳に追加

データ処理装置１は、フラッシュメモリ７のセルアレイ領域９内に、ユーザがデータをプログラムするユーザ領域（ブロックＡ）１９と、ブロックＡの書込み／消去／読出しを制御するためのプログラムが記憶されたファームウエア領域（ブロックＢ）とを設ける。 - 特許庁

Data read out en bloc from sub-arrays SBA0-SBA1 in a memory cell array 20 are compared by a data bus driving circuit 300, the data bus driving circuit 300 drives potentials of data buses DB, /DB with small amplitude in accordance with this compared result.例文帳に追加

メモリセルアレイ２０中のサブアレイＳＢＡ０〜ＳＢＡ１から一括して読み出されたデータは、データバス駆動回路３００により比較され、この比較結果に応じて、データバス駆動回路３００はデータバスＤＢ、／ＤＢの電位を小振幅で駆動する。 - 特許庁

The nonvolatile semiconductor storage device includes: a substrate 100; a control circuit layer 200a provided on the substrate 100; a support layer 300 provided on the control circuit layer 200a; and a memory cell array layer provided on the support layer 300.例文帳に追加

不揮発性半導体記憶装置は、基板１００と、基板１００上に設けられた制御回路層２００ａと、制御回路層２００ａの上部に設けられた支持層３００と、支持層３００の上部に設けられたメモリセルアレイ層とを備える。 - 特許庁

A voltage of 5V generated by a voltage supply circuit 101 and a voltage of -5 V, which is obtained by polarity inversion of the 5 V by a voltage-polarity inversion circuit 111, are supplied to the memory cell array 102 by a selective connection circuit 105.例文帳に追加

電圧供給回路１０１で生成した５Ｖの電圧と、この５Ｖの電圧の極性を電圧極性反転回路１１１反転してなる−５Ｖの電圧とを、選択接続回路１０５によってメモリセルアレイ１０２に供給する。 - 特許庁

The write-amplifier 23 writes selectively and simultaneously write-in data held in the write-register 22 corresponding to the set write-release flag Wrk in a memory cell array 11 when interruption of the burst cycle is indicated by a control signal/CE.例文帳に追加

ライトアンプ２３は，制御信号／ＣＥによってバーストサイクルの中止が指示されたとき，セットされているライトリリースフラグＷＲｋに対応するライトレジスタ２２ｋに保持されている書込データを，選択的に，且つ，同時にメモリアレイ１１に書き込む。 - 特許庁

Reference potential precharge of a memory cell array 1 is performed by selecting a bit line BL by turning on a reference potential control transistor SDT in which a gate is connected to the reference potential control line SDAL connected to a control circuit 3.例文帳に追加

メモリセルアレイ１の参照電位プリチャージは、制御回路３に接続される参照電位制御線ＳＤＡＬにゲートが接続される参照電位制御トランジスタＳＤＴのオンすることにより、ビットラインＢＬが選択され、実行される。 - 特許庁

To provide a magnetic tunnel junction type magnetic random access memory cell array that achieves both the thermal stabilization of the magnetization of a free layer and reduction in electric current required for changing the direction of magnetization, to improve operational performance.例文帳に追加

フリー層の磁化状態の熱的安定化と磁化方向を変化させるために要する電流の低電流化とを両立させることにより、動作性能を向上させることが可能な磁気トンネル接合型磁気ランダムアクセスメモリセルアレイを提供する。 - 特許庁

The reference potential precharge of a memory cell array 2 is performed by selecting the bit line BL by turning on a reference potential control transistor SDT in which a gate is connected to the reference potential control line SDBL connected to a control circuit 3.例文帳に追加

メモリセルアレイ２の参照電位プリチャージは、制御回路３に接続される参照電位制御線ＳＤＢＬにゲートが接続される参照電位制御トランジスタＳＤＴのオンすることにより、ビットラインＢＬが選択され、実行される。 - 特許庁

To provide the method of manufacturing a semiconductor device in which a source/drain diffusion layer having a straight line portion which is equal to or below the limit of the resolution of lithography used as a memory cell array region and a connection portion which connects the straight line portion can be formed easily.例文帳に追加

メモリセルアレイ領域となるリソグラフィの解像限界以下の直線部と、その直線部を接続する接続部とを有するソース・ドレイン拡散層を簡易に形成することが可能な半導体装置の製造方法を提供する。 - 特許庁

Each block of a memory cell array 51 is provided with nonvolatile normal/defective flag storing cells 62 in which a flag for discriminating whether a block is normal or not is recorded, and a normal/defective state discriminating circuit 63 discriminating a normal/defective state of a block based on the flag.例文帳に追加

メモリセルアレイ５１の各ブロックごとに、正常であるか否かを識別するためのフラグを記録した不揮発性の良／不良フラグ記憶セル６２と、上記フラグに基づきブロックの良否を判定する良／不良判定回路６３を設ける。 - 特許庁

The upper layer metal wirings (MLo, MLe) for pile driving are extended from the word line drive circuits to be arranged face to face to a connection area (10) at the center part of the memory cell array, and mutually and electrically connected to the gate wirings in the connection area.例文帳に追加

杭打用の上層の金属配線（ＭＬｏ，ＭＬｅ）は、対向配置されるワード線ドライブ回路からメモリセルアレイの中央部の接続領域（１０）まで延在させ、接続領域においてゲート配線に交互に電気的に接続する。 - 特許庁

A memory cell array comprises a plurality of pairs of bit lines BL1, ... and control lines CL1, ... formed parallel to a channel on a substrate.例文帳に追加

メモリセルアレイ部は、基板上においてチャネルと平行に形成された複数対のビット線ＢＬ１，・・・及び制御線ＣＬ１，・・・を有し、これらの各対のビット線ＢＬ１，・・・及び制御線ＣＬ１，・・・の間に、複数個の２トランジスタ構成のメモリセル１０，・・・がそれぞれ配置されている。 - 特許庁

Signal transmission delay in the read-word lines RWL is reduced by dividing and arranging read-word lines RWL for each region AR1, AR2 to which a memory cell array 10 is divided and formed in the direction of column, and data read-out operation speed can be increased.例文帳に追加

メモリアレイ１０を列方向に分割して形成される領域ＡＲ１，ＡＲ２ごとにリードワード線ＲＷＬを分割配置することによって、リードワード線ＲＷＬにおける信号伝搬遅延を低減して、データ読出動作を高速化できる。 - 特許庁

A data signal appearing on one side of a pair of bit lines (e.g. bit lines BLNk, BLTk) in a memory cell array 110 and a reference signal appearing on the other side are differential-amplified by a sensing system circuit block 140, and data is read out.例文帳に追加

メモリセルアレイ１１０内の１対のビット線（例えばビット線ＢＬＮｋ，ＢＬＴｋ）の一方に現れるデータ信号と他方に現れる参照信号とがセンス系回路ブロック１４０により差動増幅され、データの読み出しが行われる。 - 特許庁

The flash memory device includes: a memory cell array having memory cells arrayed on word lines and bit lines; a voltage generating circuit constituted so as to generate a program voltage to be applied to a selected word line; a program voltage controller constituted so as to variably control a start level of the program voltage to be applied to remaining pages of each word line by a programming characteristic of the first page of each word line.例文帳に追加

フラッシュメモリ装置はワードラインとビットラインに配列されたメモリセルを有するメモリセルアレイと、選択されたワードラインに印加されるプログラム電圧を発生するよう構成される電圧発生回路と、各ワードラインの一番目のページのプログラム特性により、各ワードラインの残りのページに適用されるプログラム電圧の開始レベルを可変制御するよう構成されるプログラム電圧制御器を含む。 - 特許庁

The memory-cell array 4000 has a plurality of element separating regions 900, and each of the plurality of memory cells 410 has a source region, a drain region, a channel region interposed between the source and drain regions, a selecting gate 411 and a word gate 412 provided oppositely to the channel region, and a nonvolatile memory element 413 formed between the word gate 412 and the channel region.例文帳に追加

メモリセルアレイ４０００は、複数の素子分離領域９００を有し、複数のメモリセル４１０の各々は、ソース領域と、ドレイン領域と、ソース領域及びドレイン領域間のチャネル領域と、チャネル領域と対向して配置されたセレクトゲート４１１及びワードゲート４１２と、ワードゲート４１２とチャネル領域との間に形成された不揮発性メモリ素子４１３とを有する。 - 特許庁

A plurality of BLC generating circuits 4 are provided correspondingly to respective control areas CA of the memory cell array 1, each of BLC generating circuits inputs the potential of a cell source line CELSRC in a corresponding control area, then individually generates and outputs the bit line control signal BLC in each control area in accordance with input voltage of the cell source line CELSRC in each control area.例文帳に追加

ＢＬＣ発生回路４は、メモリセルアレイ１の各制御領域ＣＡに対応して複数設けられ、各ＢＬＣ発生回路が、対応する制御領域内のセルソース線ＣＥＬＳＲＣの電位をそれぞれ入力し、入力された各制御領域内のセルソース線ＣＥＬＳＲＣの電圧に応じて各制御領域内のビット線制御信号ＢＬＣを個別に生成し出力する。 - 特許庁

The nonvolatile semiconductor memory device includes: a plurality of first wiring and second wiring intersecting each other; a memory cell array including the plurality of memory cells connected to each intersection part of the plurality of first wiring and second wiring; and a first wiring control circuit and second wiring control circuit for respectively selecting the first wiring and second wiring to supply voltage and current required for a reset operation or set operation of the memory cells.例文帳に追加

不揮発性半導体記憶装置は、互いに交差する複数の第１配線及び第２配線、これら複数の第１配線及び第２配線の各交差部に接続された複数のメモリセルからなるメモリセルアレイと、前記第１配線及び第２配線をそれぞれ選択し、前記メモリセルのリセット動作又はセット動作に必要な電圧又は電流を供給する第１配線制御回路及び第２配線制御回路とを備える。 - 特許庁

The image processing unit 1 includes at least one cell substrate 11 which has on a circuit board a microprocessor, a logic array, a memory device, a connection means for connecting them, and at least one external connection terminal for inputting/outputting an external signal, and has software built in the microprocessor and the logic array determine a processing content of data.例文帳に追加

画像処理ユニット１は、配線基板の上にマイクロプロセッサ、ロジックアレイ、メモリ装置及びこれらを接続する接続手段と外部信号入出力のための少なくとも１つの外部接続端子とを有し、前記マイクロプロセッサ及び前記ロジックアレイに組み込まれるソフトウェアによりデータの処理内容が決定される少なくとも１つのセル基板１１を具備する。 - 特許庁

This semiconductor storage 1000 is provided with a test mode setting circuit 6 which receives an external signal and can set plural test modes in serial, a voltage generating circuit 8, a column system control circuit 10, a row system control circuit 12, and a memory cell array 14.例文帳に追加

本発明に係る半導体記憶装置は、外部信号を受けて複数のテストモードをシリアルに設定することが可能なテストモード設定回路６、電圧発生回路８、コラム系制御回路１０、ロウ系制御回路１２、およびメモリセルアレイ１４を備える。 - 特許庁

The non-volatile semiconductor storage device is provided with at least the memory cell array composed of a plurality of element separation areas 16, a plurality of element areas 12 surrounded on the element separation area 16, a plurality of floating gate electrodes 18, and a control gate electrode 22.例文帳に追加

複数の素子分離領域１６と、素子分離領域１６に囲まれた複数の素子領域１２と、複数の浮遊ゲート電極１８と、制御ゲート電極２２と、から構成されたメモリセルアレイを少なくとも具備する不揮発性半導体記憶装置である。 - 特許庁

When the state, in which a defective normal word line NWL0 in a memory cell array, is replaced by a spare word line SWL0, a word line precharge signal ZHPCG0 outputted from a word line precharge signal generating circuit is activated to an 'L' level during a precharge period.例文帳に追加

メモリセルアレイ内の不良ノーマルワード線ＮＷＬ０がスペアワード線ＳＷＬ０と置換されている状態の場合、プリチャージ期間中はワード線プリチャージ信号発生回路から出力されるワード線プリチャージ信号ＺＨＰＣＧ０がＬレベルに活性化される。 - 特許庁