「memory cell array」に関連した英語例文の一覧と使い方(33ページ目) - Weblio英語例文検索

To provide a semiconductor device, wherein a plurality of input signals are inputted to a memory cell array through contending circuits, and memory macros can be automatically designed, without changing data setup time or data hold time, while different basic cells are not prepared with respect to a plurality of memory macros of different storage capacities.例文帳に追加

複数の入力信号が、競合回路を経由してメモリセルアレイに入力される半導体装置において、記憶容量の異なる複数のメモリマクロに対してそれぞれ異なる基本セルを用意することなく、データ・セットアップタイム、データ・ホールドタイムを変えずに、メモリマクロを自動設計できる半導体装置を提供する。 - 特許庁

A memory cell array 1 has a plurality of memory cells MT including a floating gate electrode FG located at the upper part of the well and a control gate electrode CG located at its upper side, and data are written therein for each page configured of the plurality of memory cells connected in series, and it includes the plurality of blocks which are configured of the plurality of pages and are erasure units of the data.例文帳に追加

メモリセルアレイ１は、ウェルの上方のフローティングゲート電極ＦＧとその上方のコントロールゲート電極ＣＧとを含む複数のメモリセルＭＴを有し、直列接続された複数のメモリセルからなるページごとにデータを書き込まれ、複数のページからなりデータの消去単位である複数のブロックを有する。 - 特許庁

A FIFO memory has a memory cell array 11 in which a plurality of memory cells are arranged in a matrix state, an address counter 15a synchronizing with a clock signal ARCK, counting up, and generating an address for read-out, and a parallel/serial converting circuit 23 outputting an address for read-out generated by the address counter 15a to the outside.例文帳に追加

ＦＩＦＯメモリは、複数のメモリセルをマトリクス状に配置したメモリアレイ１１と、クロック信号ＡＲＣＫに同期してカウントアップし、読み出し用アドレスを生成するアドレスカウンタ１５ａと、アドレスカウンタ１５ａにより生成された読み出し用アドレスを外部に出力するパラレル／シリアル変換回路２３とを有する。 - 特許庁

A boosting power source circuit 7 generating drive voltage required for memory operation is provided for each block of the memory cell array 1, and a boosting power source switch SWi holding 'on' at the time of normal memory operation is provided between a power source line 8 connected to an external power source terminal and a power source supply terminal of each boosting power source circuit 7.例文帳に追加

メモリセルアレイ１の各ブロック毎に、メモリ動作に必要な駆動電圧を発生する昇圧電源回路７が設けられ、外部電源端子につながる電源線８と各昇圧電源回路７の電源供給端子との間には、通常のメモリ動作時はオンを保つ昇圧電源スイッチＳＷｉが設けられている。 - 特許庁

A pair of bit lines are connected to a sense amplifier through an N channel type transistor, memory cells constituting a memory cell array are connected to the bit line pair, and the gate voltage of the N channel type transistor is set lower than a voltage obtained by adding the threshold value voltage amount of the N channel type transistor to the driving voltage of the memory cells.例文帳に追加

センスアンプは、センスアンプに一対のビット線対がＮチャネル型トランジスタ対を介して接続され、ビット線対には、メモリセルアレイを構成するメモリセルが接続され、Ｎチャネル型トランジスタのゲート電圧は、メモリセルの駆動電圧にＮチャネル型トランジスタのしきい値電圧分を加えた電圧よりは低い電圧に設定されている。 - 特許庁

The nonvolatile semiconductor memory device has a memory cell array 1 using electrically rewritable NAND cells, a column decoder 4, a bit line control circuit 2, a word line control circuit 6, and a data input/output buffer 4, wherein previous writing and confirmation reading are performed after batch erasing of data to put erased memory cells into a desired threshold-value range.例文帳に追加

電気的書き換え可能なＮＡＮＤ型セルを用いたメモリセルアレイ１、カラムデコーダ４、ビット線制御回路２、ワード線制御回路６、データ入出力バッファ４を有し、データの一括消去後に事前書き込みと確認読み出しを行って消去されたメモリセルを、所望のしきい値範囲に追い込むようにした。 - 特許庁

The ferroelectric memory device 1000 is such that memory cells are arranged in a matrix, and includes a memory cell array 100 which comprises lower electrodes 12, upper electrodes 16 arranged in a direction crossing the lower electrodes 12, and the ferroelectric layer 14 disposed at least in regions where the upper electrodes 16 and the lower electrodes 12 cross one another.例文帳に追加

強誘電体メモリ装置１０００は、メモリセルがマトリクス状に配列され、下部電極１２と、下部電極１２と交差する方向に配列された上部電極１６と、少なくとも上部電極１６と下部電極１２との交差領域に配置された強誘電体層１４と、を含むメモリセルアレイ１００を有する。 - 特許庁

In this method and device for reducing the average access time to the nonvolatile memory in the read-out phase, the read-out phase is generated from a matrix array 2 in a memory cell having a related logic for recognizing an access address to the memory both in a page mode and a burst mode.例文帳に追加

本発明は、読出しフェーズにおける不揮発性メモリの平均アクセス時間を減少させるための方法と装置に関し、ページ・モードまたはバースト・モードのどちらにおいても、メモリへのアクセス・アドレスを認識するためのロジックが関連付けされたメモリ・セルのマトリックス・アレイ２から、読出しフェーズが発生するものである。 - 特許庁

This method for programming an array having plural memory cells comprises a step in which an already programmed state or an un- programmed state of a cell is verified for each programmed cell, and a step in which a flag is attached to an un-programmed and verified cell in one step out of verification steps after an already programmed state is verified.例文帳に追加

複数のメモリセルを有するアレイをプログラミングする方法は、プログラムするセルごとに、セルのプログラム済状態または未プログラム状態について検証するステップと、以前プログラム済と検証された後、検証ステップのうちの１つの間に、未プログラムと検証されたセルにフラグを付けるステップとを含む。 - 特許庁

The memory controller 11 generates a refresh request signal corresponding to timing for executing refresh in such a manner that timing for executing refresh of the number of times corresponding to a most significant row address 44 of a use area of the memory cell array 13 is scattered within a predetermined refresh period.例文帳に追加

メモリコントローラ１１は、メモリセルアレイ１３の使用領域の最上位ロウアドレス４４に応じた回数のリフレッシュを実施するタイミングが所定のリフレッシュ期間内において分散するように、リフレッシュを実施するタイミングに応じたリフレッシュ要求信号を生成する。 - 特許庁

To realize a non-volatile semiconductor memory and its data write-in method in which erroneous write-in of data can be prevented at the time of write-in operation though memory cell array constitution of a shared bit line type is adopted, while operation margin can be enlarged.例文帳に追加

シェアードビット線型のメモリセルアレイ構成を採用しつつも、書き込み動作時にデータの誤書き込みを防止することができると共に、動作マージンを大きくすることができる不揮発性半導体記憶装置およびそのデータ書き込み方法を提供する。 - 特許庁

The semiconductor memory device includes: a decision circuit 60 for deciding an error in a read data read out from a memory cell array 50, so as to generate a decision signal E; and an I/O circuit 54 for externally outputting the read data or the decision signal via a data input/output terminal DQ.例文帳に追加

メモリセルアレイ５０から読み出されたリードデータの誤りを判定することによって判定信号Ｅを生成する判定回路６０と、データ入出力端子ＤＱを介してリードデータ又は判定信号を外部に出力するＩ／Ｏ回路５４とを備える。 - 特許庁

To reduce necessary space and to introduce respective bit lines in a pair of bit lines by means of closing intervals in a circuit, which is obtained by combining a precharge circuit and an equalization circuit for a semiconductor memory array, formed of a memory cell field having a plurality of pairs of bit lines.例文帳に追加

多数のビットラインペアを有するメモリセルフィールドから成る半導体メモリアレイのためのプリチャージ回路と等化回路が組み合わせられた回路において、所要スペースが小さく、ビットラインペアにおける各ビットラインを互いに間隔を詰めて案内できるようにする。 - 特許庁

To provide a layout of a word activation block which expands the flexibility of the layout of a peripheral element region surrounding a memory cell array, and provide an internal pattern layout of a semiconductor memory device capable of wiring for a word active signal without increasing the chip size.例文帳に追加

メモリセルアレイ周辺の周辺素子領域の配置の自由度を広げるワード活性化ブロックの配置を提供することと、チップサイズを大きくすることなく、ワード活性信号の配線を行なうことのできる半導体メモリ装置の内部パターン配置を提供すること。 - 特許庁

To provide a semiconductor memory device which enables a semiconductor substrate to be reduced in area by utilizing the parasitic capacitance in the semiconductor region where a memory cell array is formed as a stabilizing capacitor used for controlling and making the output potential of a step-up circuit constant.例文帳に追加

昇圧回路の出力電位を一定に制御するために用いる安定化容量に、メモリセルアレイが形成された半導体領域の寄生容量を利用することにより、半導体基板面積を削減できる半導体記憶装置を提供する。 - 特許庁

The semiconductor device is composed of an SRAM block including a memory cell array arranging memory cells MC composed of SRAM cells in a matrix and peripheral circuits, an FGT block, and a connection block electrically connecting the SRAM block and the FGT block.例文帳に追加

半導体装置は、ＳＲＡＭセルからなるメモリセルＭＣが行列状に配列されるメモリセルアレイおよび周辺回路を含むＳＲＡＭブロックと、ＦＧＴブロックと、ＳＲＡＭブロックとＦＧＴブロックとを電気的に接続するための接続ブロックとから構成される。 - 特許庁

A reference voltage generating circuit generates reference voltage VREFS corresponding to a reference value of memory cell array voltage of this semiconductor memory in accordance with an electric resistance value RS adjusted finely responding to the tuning control signals TSa1-TSa4.例文帳に追加

基準電圧発生回路は、チューニング制御信号ＴＳａ１〜ＴＳａ４に応答して微調整される電気抵抗値ＲＳに応じて、本発明に従う半導体記憶装置のメモリアレイ電圧の基準値に相当する基準電圧ＶＲＥＦＳを生成する。 - 特許庁

A memory cell array 100 is provided with m rows and n columns of ferroelectric memory cells M00 to M77, bit lines BL0 to BL7 and BLb0 to BLb7 arranged in a row direction, and word lines WL0 to WL7 and plate lines PL0 to PL7 arranged in a column direction.例文帳に追加

メモリセルアレイ１００には、ｍ行ｎ列の強誘電体メモリセルＭ００〜Ｍ７７と、行方向に配置されたビット線ＢＬ０〜ＢＬ７，ＢＬｂ０〜ＢＬｂ７と、列方向に配置されたワード線ＷＬ０〜ＷＬ７およびプレート線ＰＬ０〜ＰＬ７とが設けられる。 - 特許庁

The semiconductor memory device 1 is provided with: a memory cell array 2; a sense amplifier section 3; a column decoder 4; an address buffer 5a; an address buffer 5b; a row decoder 6; a control circuit 7; an input buffer circuit 8; an output buffer circuit 9; a power regeneration circuit 10; and a voltage step-down circuit 12.例文帳に追加

半導体記憶装置１には、メモリセルアレイ２、センスアンプ部３、列デコーダ４、アドレスバッファ５ａ、アドレスバッファ５ｂ、行デコーダ６、制御回路７、入力バッファ回路８、出力バッファ回路９、電力回生回路１０、及び降圧回路１２が設けられている。 - 特許庁

This semiconductor memory has plural main data lines connected between a block sense amplifier array for transmitting data and a data output buffer, and takes plural cell data read out from plural memory cells in advance corresponding to one input/output port.例文帳に追加

本発明は、データ伝送のためブロックセンスアンプアレイとデータ出力バッファとの間に連結された複数のメインデータラインを持ち、一つの入出力ポートに対応して複数のメモリセルからリーとされた複数個のセルデータを先取る半導体メモリ装置に関する。 - 特許庁

The flash memory comprises a cell array including an initialized data area in which initialized data is stored, and a status detector for determining the read data corresponding to a free cell area of the initialized data area being in a "pass" status, when an error is detected.例文帳に追加

本発明のフラッシュメモリ装置は、初期化データが格納される初期化データ領域を含むセルアレイと、エラー検出時に、前記初期化データ領域のうち、空いているセル領域に対応する読み出しデータをパスと判定する状態検出器と、を備える。 - 特許庁

When a READ command in inputted one clock cycle after an ACTV command is inputted, a row decoder 22 activates only a sub-array having a memory cell selected by a row address AX and a column address AY out of the sub-array 17i, 17j, and performs read- out operation of data.例文帳に追加

ロウデコーダ２２は、ＡＣＴＶコマンドが入力された後の１クロックサイクル後にＲＥＡＤコマンドが入力された場合には、サブアレイ１７ｉ、１７ｊのうちのロウアドレスＡＸとカラムアドレスＡＹにより選択されるメモリセルを有するサブアレイのみを活性化して、データの読み出し動作を行う。 - 特許庁

In another aspect, partial array self-refresh operation is performed by controlling row addresses of one or more corresponding to a partial cell array in self-refresh operation, and at this juncture, reduction of current consumption of self-refresh is performed by cutting off activation of a part being not used in a memory bank.例文帳に追加

或いは、部分アレーセルフリフレッシュ動作は、セルフリフレッシュ動作中における部分セルアレーに対応する一つ以上のローアドレスを制御することによって実行され、この際、セルフリフレッシュ電流消費の低減は、メモリバンクの不使用の部分の活性化遮断によってなされる。 - 特許庁

A SDRAM 10 has a timing controller 1, a row address decoder 2, a column address decoder 3, a memory cell array 4, a read/write controller 5, I/O buffers 60, 690, 6180, 6270, and I/O terminals 70, 790, 7180, 7270.例文帳に追加

ＳＤＲＡＭ１０は，タイミングコントローラ１，ロウアドレスデコーダ２，カラムアドレスデコーダ３，メモリセルアレイ４，リード／ライトコントローラ５，Ｉ／Ｏバッファ６_０，６_９０，６_１８０，６_２７０，およびＩ／Ｏ端子７_０，７_９０，７_１８０，７_２７０を有する。 - 特許庁

The number of simultaneous activities at the refresh of a memory cell array is kept as it is by setting an internal test mode, and at the refresh operation of a DRAM, the operation is carried out by an externally inputting address signal not an internally generating address signal.例文帳に追加

内部のテストモードを設定することで、メモリセルアレイのリフレッシュ時の同時活性数をそのままで、ＤＲＡＭのリフレッシュ動作時には、内部発生アドレス信号ではなく外部入力アドレス信号によって動作を行う。 - 特許庁

As the boosting circuits 120A, 120B and the lines 130A, 130B to be boosted are provided for each memory cell array, capacity of lines 130A, 130B to be boosted is made 1/2, and current consumption is reduced.例文帳に追加

メモリセルアレイごとに昇圧回路１２０Ａ、１２０Ｂ及び被昇圧ライン１３０Ａ、１３０Ｂを設けたため、被昇圧ライン１３０Ａ、１３０Ｂの容量が１／２となり、消費電流も低減することができる。 - 特許庁

When binary data is read out from one page of the memory cell array 21, a voltage generating circuit 31 generates read-out voltage being lower than read-out voltage when multi-level data is read out, and supplies it to a word line of a non-selection page.例文帳に追加

電圧発生回路３１は、メモリセルアレイ２１の１つのページから２値データを読み出すとき、多値データを読み出すときの読み出し電圧より低い読み出し電圧を発生し、非選択ページのワード線に供給する。 - 特許庁

To provide a semiconductor storage capable of reducing power consumption by charge/discharge currents, such as a bit line, and power consumption by the gate leak current of a memory cell in a unselective array.例文帳に追加

ビット線などの充放電電流による消費電力を低減させるとともに、非選択列におけるメモリセルのゲートリーク電流による消費電力を低減させることも可能な半導体記憶装置を提供する。 - 特許庁

A semiconductor storage device comprises a memory cell array 23, a Y decoder circuit 21, an X decoder circuit 22, a sense amplifier circuit 24, a Y gate circuit 25, a high voltage generation circuit 2, a high voltage regulating circuit 30, and a voltage adjustment circuit 30A.例文帳に追加

メモリセルアレイ２３、Ｙデコーダー回路２１、Ｘデコーダー回路２２、センスアンプ回路２４、Ｙゲート回路２５、高電圧発生回路２、高電圧レギュレート回路３０、電圧調整回路３０Ａなどで構成される。 - 特許庁

The semiconductor storage device includes a memory cell array (MCA), a first buffer (RXK), a second buffer (RXC), first circuits (101, 102, 103), a second circuit (104), a first DLL circuit (RXDLL), and a second DLL circuit (TXDLL).例文帳に追加

メモリセルアレイ（ＭＣＡ）、第１バッファ（ＲＸＫ）、第２バッファ（ＲＸＣ）、第１回路（１０１，１０２，１０３）、第２回路（１０４）、第１ＤＬＬ回路（ＲＸＤＬＬ）、及び第２ＤＬＬ回路（ＴＸＤＬＬ）を設ける。 - 特許庁

A memory cell array 12 comprises plural main word lines MW, plural sub-word lines SW corresponding to each main word line, and sub-word lines SW in the direction of column, and is divided into plural sub-arrays 13A-13H.例文帳に追加

メモリセルアレイ１２は複数のメインワード線ＭＷと、各メインワード線に対応する複数のサブワード線ＳＷとを含み、列方向のサブワード線ＳＷを含んで複数のサブアレイ１３Ａ〜１３Ｈに分割されている。 - 特許庁

Thereafter, a tunnel insulating film 7 for the nonvolatile memory transistor is formed on the silicon substrate 1, it is left in the cell array region and removed and a gate insulation film 10 for the high-voltage system transistor is formed in a peripheral circuit region.例文帳に追加

その後、シリコン基板１に、不揮発性メモリトランジスタ用のトンネル絶縁膜７を形成し、これセルアレイ領域に残して除去して、周辺回路領域に高電圧系トランジスタ用のゲート絶縁膜１０を形成する。 - 特許庁

The memory cell array of the semiconductor device includes local bit lines LBL1-LBL4 and global bit lines GBL1-GBL4, switches S1, S2, sense amplifiers SA1, SA2 on both sides, and switches S3, S4.例文帳に追加

本発明の半導体装置のメモリセルアレイにおいて、ローカルビット線ＬＢＬ１〜ＬＢＬ４及びグローバルビット線ＧＢＬ１〜ＧＢＬ４と、スイッチＳ１、Ｓ２と、両側のセンスアンプＳＡ１、ＳＡ２と、スイッチＳ３、Ｓ４を備えている。 - 特許庁

When the device has constitution in which a memory cell array is arranged so as to surround a central region in which peripheral circuits and pads are arranged, the pads receiving addresses A0-A12, BA1, BA0 are divided and arranged easily.例文帳に追加

周辺回路およびパッドが配置される中央領域を取り囲むようにメモリアレイが配置される構成を有する場合、アドレスＡ０〜Ａ１２，ＢＡ１，ＢＡ０を受けるパッドは２列に分割配置することが容易になる。 - 特許庁

This flash memory device includes a cell array including a plurality of word lines, and a voltage supplying and selecting portion for supplying at least two voltages different from each other to the plurality of word lines during the erasing operation.例文帳に追加

本発明のフラッシュメモリ装置は、複数のワードラインを有するセルアレイと、消去動作時に、前記複数のワードラインに少なくとも２個の互いに異なる電圧を提供する電圧供給及び選択部と、を備える。 - 特許庁

Consequently, the failure caused by the lowering of the etching accuracy in the end region of the memory cell array and the yield and operational reliability of the storage device can be improved with hardly causing increase in the chip size of the device.例文帳に追加

メモリセルアレイ端の領域のエッチング精度の低下に起因した不良を防ぐことができ、チップサイズの増加をほとんど招くことなく、歩留まりが高く且つ動作の信頼性の高い動作を実現できる。 - 特許庁

Plural global word lines are arranged through the memory cell array so as to correspond to the local word lines, respectively, and the local decoder circuit connects the local decoder circuit the local word lines with the global word lines in response to a control signal.例文帳に追加

複数のグロ−バルワ−ドラインがロ−カルワ−ドラインに各々対応するようにメモリセルアレイを通じて配列され、ロ−カルデコ−ダ回路は制御信号に応答してロ−カルワ−ドラインとグロ−バルワ−ドラインとを連結する。 - 特許庁

An external sector address is inputted to a sector address conversion circuit 40 as shown in (A) and converted by the sector address conversion circuit 40 into a sector address as an internal address and a memory cell array is accessed through an address decoder circuit 41.例文帳に追加

（Ａ）に示すように、外部からのセクタアドレスをセクタアドレス変換回路４０に入力し、セクタアドレス変換回路４０で、内部アドレスのセクタアドレスに変換して、アドレスデコーダ回路４１を介して、メモリセルアレイにアクセスする。 - 特許庁

Source potential connection transistors 12 for supplying a source control potential from a source potential interconnect line 13 to a source node are arranged while being distributed in a memory cell array 1, and a source potential control circuit 5 is arranged in a row decoder block 2.例文帳に追加

ソース電位配線１３からソース制御電位をソースノードに供給するソース電位接続トランジスタ１２をメモリセルアレイ１内に分散配置し、ソース電位制御回路５はロウデコーダブロック２内に配置する。 - 特許庁

That is, at the application time of a power source, data to be stored in the registers 21, 23 are read out from an initial setting data region in a memory cell array 11, and are stored successively in each register 21, 23 via an I/O bus 15.例文帳に追加

すなわち、電源投入時に、メモリセルアレイ１１内の初期設定データ領域からレジスタ２１、２３に格納すべきデータが読み出され、１／Ｏバス１５を介して各レジスタ２１、２３に順次格納される。 - 特許庁

To provide an LSI for suppressing an increase in layout area caused by a word line keeper circuit added so as to reduce power consumption during stand-by by executing power supply separation between a memory cell array part and a peripheral circuit part.例文帳に追加

メモリセルアレイ部と周辺回路部との電源分離を実施して待機時の消費電力を削減するために付加するワード線キーパー回路によるレイアウト面積の増加を抑制することが可能なLSI を提供する。 - 特許庁

To reduce a layout area of a memory cell array without causing an increase in leakage current of a transistor, an increase in a value of resistance of an impurity diffusion region, or the like in a semiconductor integrated circuit incorporating a mask ROM.例文帳に追加

マスクＲＯＭを内蔵した半導体集積回路において、トランジスタのリーク電流の増加や不純物拡散領域の抵抗値の増加等を招くことなく、メモリセルアレイのレイアウト面積を削減する。 - 特許庁

For example, at the time of erasure operation, erasure voltage from a boosting circuit is applied respectively to all word lines WL0-WL31 of a memory cell array, selecting gate lines SSL, GSL, and a (p) type well 12.例文帳に追加

たとえば、消去動作時には、メモリセルアレイの全ワード線ＷＬ０〜ＷＬ３１、選択ゲート線ＳＳＬ，ＧＳＬおよびｐ型ウェル１２に、それぞれ、昇圧回路からの消去電圧Ｖｅｒａを印加する。 - 特許庁

To improve the function of each of transistors in the cell array of a nonvolatile memory and in a high voltage circuit and the low voltage circuit of a peripheral circuit section, by reducing the number of manufacturing processes of a gate insulation film of the transistor in each region.例文帳に追加

不揮発性メモリのセルアレイと周辺回路部の高電圧系回路と低電圧系回路の各領域のトランジスタのゲート絶縁膜の製造工程数を削減し、各領域のトランジスタの機能を向上させる。 - 特許庁

This can increase the degree of integration of the semiconductor storage device, as compared with the case in which the driver circuit and the memory cell array are provided on the same plane of the substrate including the single-crystal semiconductor material.例文帳に追加

したがって、単結晶半導体材料を含む基板に駆動回路及びメモリセルアレイを同一平面に設ける場合と比較して、当該半導体記憶装置の集積度を高めることが可能となる。 - 特許庁