「mn4」に関連した英語例文の一覧と使い方 - Weblio英語例文検索

Between a gate electrode of the Mn2 and a ground, a transistor Mn4 controlled by a command signal DNb is connected.例文帳に追加

Ｍｎ２のゲート電極と接地の間には、指令信号ＤＮｂで制御されるトランジスタＭｎ４が接続されている。 - 特許庁

A protection circuit 40 is disposed between a junction of the source terminal of the fourth n-channel MOSFET (Mn4) and an input terminal of the switch element, and the ground potential to lead a negative current flowing in from a drain terminal of the fourth n-channel MOSFET (Mn4) owing to electrostatic discharge to the ground potential.例文帳に追加

保護回路４０は、第４ｎチャネルＭＯＳＦＥＴ（Ｍｎ４）のソース端子と上記スイッチ素子の入力端子の接続点と、グラウンド電位との間に設けられ、静電気放電による第４ｎチャネルＭＯＳＦＥＴ（Ｍｎ４）のドレイン端子から流入する負電流をグラウンド電位に流す。 - 特許庁

This device has such a constitution that a breakdown strength relaxing MOS transistor is inserted into a word driver and NMOS transistors Mn3, Mn4 supplying a read-out potential are used.例文帳に追加

本願発明は、ワードドライバに、耐圧緩和MOSトランジスタを挿入し、読み出し電位を供給するNMOSトランジスタMn３、Mn４を用いた構成とする。 - 特許庁

An output N-channel MOS transistor MN3 of the Out-Drv and the MN4 forming the capacitor C1 are formed through the same manufacture processes.例文帳に追加

Ｏｕｔ＿Ｄｒｖの出力ＮチャンネルＭＯＳトランジスタＭＮ３と容量Ｃ１を形成するＭＮ４とは、同一製造プロセスにより形成される。 - 特許庁

Two clamp transistors(TRs) MP3, MN4 are connected in series between operating TRs MP1 (PMOS) and MN2 (NMOS) being components of a CMOS inverter circuit.例文帳に追加

ＣＭＯＳインバーター回路を構成する動作トランジスタＭＰ１（ＰＭＯＳ）とＭＮ２（ＮＭＯＳ）の間に、２つのクランプトランジスタＭＰ３とＭＮ４を直列に接続する。 - 特許庁

The Nch transistors MN3 and MN5 are connected to the Nch transistor MN1, and the Nch transistors MN4 and MN7 are connected to the Nch transistor MN2.例文帳に追加

ＮｃｈトランジスタＭＮ１にはＮｃｈトランジスタＭＮ３及びＭＮ５が、ＮｃｈトランジスタＭＮ２にはＮｃｈトランジスタＭＮ４及びＭＮ７が接続される。 - 特許庁

A current supply circuit for supplying currents equally to two transistors MP1 and MN2 is composed of transistors MN3 and MN4 and an operational amplifier OP1.例文帳に追加

２つのトランジスタＭＰ１，ＭＮ２に大きさの等しい電流を供給する電流供給回路をトランジスタＭＮ３，ＭＮ４，および演算増幅器ＯＰ１で構成する。 - 特許庁

A reference voltage, i.e., the voltage of a signal to be compared is applied to the gates of the first and third PMOS transistors MP3, MP6 and the first and third NMOS transistors MN4, MN7.例文帳に追加

第１、第３のＰＭＯＳトランジスタＭＰ３、ＭＰ６、第１、第３のＮＭＯＳトランジスタＭＮ４、ＭＮ７のゲートには、基準電圧、比較対象となる信号の電圧が印加される。 - 特許庁

Also, the pressurization potential is divided by resistance to generate plural potentials VR1-VR4, which are pressure-lowered and are supplied to corresponding MOSFET MN1-MN4 as their substrate potential.例文帳に追加

また、昇圧電位を抵抗分割して降圧された複数の電位ＶＲ１〜ＶＲ４を発生させ、その電位を対応する各ＭＯＳＦＥＴ（ＭＮ１〜ＭＮ４）の基板電位として供給する。 - 特許庁

N channel MOS transistors MN1, MN2, MN4 and MN5 are turned on in accordance with a pulse signal whose pulsewidth is a term, wherein both the write enable signals WE1 and WE2 become H, data signals D and /D are written in the nodes N1 and N2.例文帳に追加

ライトイネーブル信号ＷＥ１およびＷＥ２がともにＨとなる期間をパルス幅とするパルス信号に応じてＮチャネルＭＯＳトランジスタＭＮ１，ＭＮ２，ＭＮ４，ＭＮ５がオンし、データ信号Ｄ，／ＤがノードＮ１，Ｎ２に書込まれる。 - 特許庁

The pre-driver is provided with a constant current source TD, which limits a current flowing through the pre-driver and current-drives an output circuit comprising transistors MP4, MN4, and transistors MP8, MN8.例文帳に追加

このプリドライバには定電流電源ＴＤが設けられており、プリドライバに流れる電流を制限してトランジスタＭＰ４，ＭＮ４、ならびにトランジスタＭＰ８，ＭＮ８で構成される出力回路を電流駆動する。 - 特許庁

Further, the voltage follower utilizes a fourth FET MN4 whose source-drain path is formed as a circuit between the output of the voltage follower and the drain of the third FET MN3, and whose gate is connected to the gate of the third FET MN3.例文帳に追加

さらに、そのソース−ドレインパスが電圧ホロワの出力と第３のＦＥＴ ＭＮ３のドレインとの間で回路形成され、そのゲートが第３のＦＥＴ ＭＮ３のゲートに接続されている第４のＦＥＴ ＭＮ４を利用する。 - 特許庁

When the IN is transited to 'L' level from 'H' level, although an undershoot may arise in a node NDE1 used as the drain via a parasitic capacitance (C_GD) of an NMOS transistor MNH1, it is suppressed by current I1 from the MN4.例文帳に追加

ＩＮが‘Ｈ’レベルから‘Ｌ’レベルに遷移した際には、ＮＭＯＳトランジスタＭＮＨ１の寄生容量（Ｃ_ＧＤ）を介して、そのドレインとなるノードＮＤＥ１にアンダーシュートが生じ得るが、それをＭＮ４からの電流Ｉ１によって抑制する。 - 特許庁

Further, a high-threshold transistor MN4 and a low-threshold transistor NM6 are connected in series between the transistors MP4 and MN7, so that a voltage applied to the transistor MN6 when the transistor MP4 is OFF does not exceed the rating.例文帳に追加

また、トランジスタＭＰ４とＭＮ７の間に高しきい値トランジスタＭＮ４と低しきい値トランジスタＭＮ６を直列接続することにより、トランジスタＭＰ４がオフしているときにトランジスタＭＮ６に印加する電圧が定格を超えないようにする。 - 特許庁

In an electrode catalyst for the fuel cell in which the catalyst metal is carried by a conductivity carrier, the electrode catalyst for the fuel cell is constituted in which a free base nitrogen containing macrocyclic compound capable of forming an MN4 chelate structure is made to exist and/or to be bonded.例文帳に追加

導電性担体に触媒金属が担持された燃料電池用電極触媒にＭＮ４キレート構造を形成しうるフリーベース窒素含有大環状化合物を存在及び／又は結合させた燃料電池用電極触媒。 - 特許庁

A voltage to be generated at an output terminal To1 after the completion of start becomes a fixed value determined by the ratio (dimension) of channel length and cannel width of the transistors MN3 and MN4 in the bias voltage generating part 2 and the resistance value of the resistor R1.例文帳に追加

起動が完了した後の出力端子Ｔｏ１に生じる電圧は、バイアス電圧生成部２のトランジスタＭＮ３，ＭＮ４におけるチャネル長とチャネル幅の比（ディメンジョン）及び抵抗Ｒ１の抵抗値で決定される一定値となる。 - 特許庁

The level shifting circuit LS1, which converts an input signal IN of high voltage level (level of supply voltage VCCH), for example, into an output signal OUT of low voltage level (level of supply voltage VCCL) includes an NMOS transistor MN4 for suppressing coupling noise.例文帳に追加

例えば、高電圧レベル（電源電圧ＶＣＣＨのレベル）の入力信号ＩＮを低電圧レベル（電源電圧ＶＣＣＬのレベル）の出力信号ＯＵＴに変換するレベルシフト回路ＬＳ１において、カップリングノイズを抑制するためのＮＭＯＳトランジスタＭＮ４を設ける。 - 特許庁

Here, when selecting 'YES', the finally selected facility name EN, the selected genre GE, a menu MN3 for asking whether or not to relate the facility EN to these genres GE, and a menu MN4 for selecting the possibility are displayed on a display image screen DSP2.例文帳に追加

ここで、「はい」が選択された場合は、ディスプレイ画面ＤＳＰ２に最終的に選択された施設名ＥＮと選択してきたジャンルＧＥ、該施設ＥＮをそれらのジャンルＧＥに関連付けるか否かを問うメニューＭＮ３、その可否を選択するためのメニューＭＮ４を表示する。 - 特許庁

A drive circuit for a display device includes an output circuit 10 comprising an NMOS transistor MN4 and a PMOS transistor MP4 which are of mutually-complementary types and connected in such a manner that an output stage performs a push-pull operation, an output terminal OUT, and a switch element SW provided between an output terminal P1 of the output stage and the output terminal OUT.例文帳に追加

出力段がプッシュプル動作するように接続される互いに相補型であるＮＭＯＳトランジスタＭＮ４、ＰＭＯＳトランジスタＭＰ４で構成される出力回路１０と、出力端子ＯＵＴと、出力段の出力端Ｐ１と出力端子ＯＵＴとの間に設けたスイッチ素子ＳＷと、を備える。 - 特許庁

The inverter circuit U11 comprises a CMOS inverter IV1, which includes MOS transistors MP4 and MN4, a P-channel MOS transistor MP3 which functions as the current source for a CMOS inverter IV1, and a CMOS inverter IV2 which is connected in parallel to the CMOS inverter IV1 and includes MOS transistors MP5 and MN5.例文帳に追加

インバータ回路Ｕ１１は、ＭＯＳトランジスタＭＰ４とＭＮ４からなるＣＭＯＳインバータＩＶ１と、ＣＭＯＳインバータＩＶ１の電流源として機能するＰチャネルＭＯＳトランジスタＭＰ３と、ＣＭＯＳインバータＩＶ１の電流源として機能するＮチャネルＭＯＳトランジスタＭＮ３と、ＣＭＯＳインバータＩＶ１に並列に接続されてＭＯＳトランジスタＭＰ５とＭＮ５とからなるＣＭＯＳインバータＩＶ２とからなる。 - 特許庁

NMOS transistors MN4, MN5, MN6 which are limiting elements for limiting an amplitude of an oscillation output, are serially inserted on the drain side of constant current sources, so that the amplitude of the oscillation output resulting from constant current charge or constant current discharge from PMOS transistors MP1, MP2, MP3 which are the constant current sources within the oscillation circuit, can be fixed regardless of the oscillation frequency.例文帳に追加

発振回路内の定電流源であるＰＭＯＳトランジスタＭＰ１，ＭＰ２，ＭＰ３からの定電流充電、または定電流放電による発振出力の振幅が、発振周波数によらず一定になるように、該発振出力の振幅を制限する制限素子であるＮＭＯＳトランジスタＭＮ４，ＭＮ５，ＭＮ６を、上記定電流源ＭＰ１，ＭＰ２，ＭＰ３のドレイン側に直列に挿入する。 - 特許庁