「reset latch」に関連した英語例文の一覧と使い方(3ページ目) - Weblio英語例文検索

A current mode PWM control circuit 10 detects a current flowing in the inductor L from both-end voltages Vcs+ and Vcs- inputted from a current detection resistance Rcs, and generates a reset signal (an off trigger signal OFFtrig) to an RS latch circuit 5.例文帳に追加

電流モードＰＷＭ制御回路１０では、電流検出抵抗Ｒｃｓから入力される両端の電圧Ｖｃｓ＋，Ｖｃｓ−でインダクタＬに流れる電流を検出し、ＲＳラッチ回路５へのリセット信号（オフトリガ信号ＯＦＦtrig）を生成する。 - 特許庁

The input selecting circuit 310 includes timing control circuits 310-0 to 310-7 allocated to each of the signal paths La0-La7, and the timing control circuits include SR latch circuits 311 that are set by the internal command and are reset in response to deactivation of a corresponding count value.例文帳に追加

入力選択回路３１０は、信号経路Ｌａ０〜Ｌａ７にそれぞれ割り当てられたタイミング制御回路３１０−０〜３１０−７を有し、これらは内部コマンドによってセットされ、対応するカウント値の非活性化に応答してリセットされるＳＲ型ラッチ回路３１１を含んでいる。 - 特許庁

A latch signal, a line address reset signal and a brightness control signal as necessary are overlapped on a shift clock, then, a unified control signal is generated as one clock signal, and also, a clock signal waveform correction circuit for outputting the clock signal to the following unit is disposed for each display unit.例文帳に追加

シフトクロックにラッチ信号、ラインアドレスリセット信号および必要に応じて輝度制御信号を重畳して制御信号を一つのクロック信号にまとめるとともに、各表示ユニットごとに次ユニットに対して出力するクロック信号用の波形補正回路を設ける。 - 特許庁

The inside controlling circuit 15 includes a soft-start circuit 16, a reference voltage source 17, an error amplifier 18, a PWM comparator 19, an oscillation circuit 20, a latch circuit 21, a driver 22, a TSD circuit 23 (overheat protection circuit), an overcurrent protecting circuit 24, a constant voltage source 25, and a reset signal generating circuit 28.例文帳に追加

内部制御回路１５は、ソフトスタート回路１６、基準電圧源１７、誤差増幅器１８、ＰＷＭコンパレータ１９、発振回路２０、ラッチ回路２１、ドライバ２２、ＴＳＤ回路（過熱保護回路）２３、過電流保護回路２４、定電圧源２５、リセット信号発生回路２８から構成されている。 - 特許庁

When a reset signal 11b is inputted, a second latch signal 37c is outputted and a value of the random number register 34 is latched in an output register 35, and this value is used as an output random number value of a random number IC 14 for determining a big prize.例文帳に追加

リセット信号１１ｂを入力すると第２ラッチ信号３７ｃが出力され、乱数レジスタ３４の値が出力レジスタ３５へラッチされ、この値が乱数ＩＣ１４の出力乱数値として大当たりの判定に用いられる。 - 特許庁

When unlocked first and second cylinder locks are locked sequentially in this order, a second lock signal is changed from L (unlocking) to H (locking) after a first lock signal is changed from L (unlocking) to H (locking), and an abnormal condition signal held and outputted by a latch circuit 23 is reset.例文帳に追加

第１，第２シリンダー錠が解錠状態から第１，第２シリンダー錠の順に施錠動作が行われると、第１錠信号がＬ「解錠」からＨ「施錠」に変化した後、第２錠信号がＬ「解錠」からＨ「施錠」に変化し、ラッチ回路２３が保持出力する異常信号がリセットされる。 - 特許庁

The output of latch circuits 66 and 68 is changed by the change of the output signals of the reset ICs 60a-60d, and outputted to the multiplexers 70 and 72 as switch-over signals, and after the multiplexers 70 and 72 are switched over, connected to the battery, whose digital circuit does not produce chattering.例文帳に追加

ラッチ回路６６、６８は、出力がリセットＩＣ６０ａ〜６０ｄの出力信号の変化によって変化し、マルチプレクサ７０、７２に切替え信号として出力し、マルチプレクサ７０、７２が切り替えられてディジタル回路がチャタリングを生じていない電池に接続される。 - 特許庁

The function block 121 is inputted with a clock signal CLK and reset control signal RST-N, outputs a select signal sel to a select signal input end (s) of the selector 123, and outputs a gate signal gate to a gate input end G of the latch 124.例文帳に追加

機能ブロック１２１は，クロック信号ＣＬＫおよびリセット制御信号ＲＳＴ−Ｎが入力され，セレクタ１２３のセレクト信号入力端ｓに対してセレクト信号ｓｅｌを出力し，ラッチ１２４のゲート入力端Ｇに対してゲート信号ｇａｔｅを出力するように構成されている。 - 特許庁

According to the embodiment of this invention, recorded data is input to first and second pulse delay circuits, first and second control signals for setting delay amounts are input to the first and second pulse delay circuits, a latch circuit is set/reset based on first and second delay pluses obtained from the first and second delay circuits, and the output of the latch circuit is output as a laser diode driving time setting pulse.例文帳に追加

この発明の実施の形態は、記録データを第１と第２のパルス遅延回路に入力し、前記第１と第２のパルス遅延回路に対してそれぞれ遅延量を設定する第１と第２の制御信号を入力し、前記第１と第２の遅延回路から得られる第１と第２の遅延パルスによりラッチ回路のセット・リセットを行い、前記ラッチ回路の出力を前記レーザーダイオード駆動時間設定パルスとして出力する。 - 特許庁

A reference voltage generation circuit outputting adjusted reference voltage has a memory element group in which adjusted data can be written, a memory for adjustment having a latch circuit set at reset and set in accordance with adjusted data written in the memory element group, and an amplifier circuit outputting output reference voltage in accordance with adjusted data.例文帳に追加

本発明は，調整された基準電圧を出力する基準電圧生成回路において，調整データを書き込み可能なメモリ素子群と，リセット時にリセットされ，その後メモリ素子群に書き込まれた調整データに応じてセットされるラッチ回路とを有する調整用メモリと，調整データに応じた出力基準電圧を出力する増幅回路とを有する。 - 特許庁

When a high potential enable signal E2 supplied to a gate terminal of a transistor P40 of which the drain terminal is connected to the gate terminal of the transistor P41 rises to a normal voltage in a high level signal, a reset circuit 21 supplies the high level signal to the latch circuit 23 and stops the application of the voltage through the connecting node PG to the gate terminal of the transistor P41.例文帳に追加

トランジスタＰ４１のゲート端子にドレイン端子が接続されているトランジスタＰ４０のゲート端子に供給される高電位イネーブル信号Ｅ２がハイレベル信号時の正常電圧まで立ち上がると、リセット回路２１はラッチ回路２３にハイレベル信号を供給して、接続ノードＰＧを介してのトランジスタＰ４１のゲート端子への印加を停止する。 - 特許庁

When the memory package 2 is disconnected, the disconnected state is detected, and the reset side of the latching relay 3 in the control circuit 1 is driven by a battery by an one shot circuit 4 to be operated by the battery for driving the relay in a fixed time so that the latch of the DC/DC converter 5 in the memory package 2 to the ON state can be released.例文帳に追加

メモリパッケージ２の接続が未接続となった場合、未接続状態を検知し、一定期間リレーを駆動するためにバッテリで動作するワンショット回路４によって、バッテリで制御回路１内のラッチングリレー３のリセット側を駆動することで、メモリパッケージ２内のＤＣ−ＤＣコンバータ５のＯＮ状態へのラッチを解除する。 - 特許庁

Receiving a control command, the internal command generator circuit 102 outputs a signal INTCOM of an H level to instruct an access to a memory cell when the mask signal Cmask is at an L level, but outputs the signal INTCOM of the L level when the mask signal is at the H level because the latch circuit G4 is reset.例文帳に追加

内部コマンド発生回路１０２は、制御コマンドを受け、マスク信号ＣｍａｓｋがＬレベルのとき、メモリセルへのアクセス動作を指示する信号ＩＮＴＣＯＭをＨレベルで出力し、マスク信号ＣｍａｓｋがＨレベルのとき、ラッチ回路Ｇ４がリセットされるため、信号ＩＮＴＣＯＭをＬレベルで出力する。 - 特許庁