「reset latch」に関連した英語例文の一覧と使い方(2ページ目) - Weblio英語例文検索

A semiconductor device comprises two latch circuits which latches respectively a complementary type output signals of an amplifier circuit and of which the number of gate arranged between an input and an output is one, and it is characterized by that a latch circuit is reset by an activation signal activating the amplifier circuit.例文帳に追加

半導体装置は、増幅回路の相補型出力信号をそれぞれがラッチする入出力間に介在するゲート数が１つである２つのラッチ回路を含み、増幅回路を活性化する活性化信号によりラッチ回路をリセットすることを特徴とする。 - 特許庁

Next, a signal outputted from the reset circuit 212 for write-operation is made Hi, this Hi data is inputted to an output data latch circuit 211 for write-operation, and a signal outputted from the output data latch circuit 211 for write-operation is made Low.例文帳に追加

次に、ライト動作用リセット回路２１２から出力される信号がHiになり、このHiデータがライト動作用出力データラッチ回路２１１に入力され、ライト動作用出力データラッチ回路２１１から出力される信号がLowになる。 - 特許庁

Therefore, considering the safety of the CPU 3, when the failure occurs, the reset latch is latched until the power supply is turned OFF to keep the CPU 3 in a waiting state, preventing the reset latch from being latched when the rewriting of the program or the update of the correction data are performed, thus restarting the program even if the power supply is not turned OFF.例文帳に追加

これにより、ＣＰＵ３の安全性を考慮して、何らかの異常が発生したときには電源がＯＦＦするまでリセットラッチを掛けて、ＣＰＵ３を待機状態にしつつ、プログラムの書換えや補正データの更新などを行う場合にリセットラッチが掛けられることを防止でき、電源をＯＦＦしなくてもプログラムを再起動させることが可能となる。 - 特許庁

The set/reset latch circuit 5 is set when the levels of the both signals 1 and 2 are equal to below the first threshold and reset, when one of the level of the signals 1 and 2 is greater than the second threshold.例文帳に追加

セット／リセットラッチ回路５は、差動データ入力信号１，２のレベルがともに前記第１のしきい値以下のときセットされ、差動データ入力信号１，２のいずれか一方のレベルが前記第２のしきい値以上のときリセットされる。 - 特許庁

A delay clock pulse width setting circuit 120 which generates delay pulses, according to the low level periods of the delayed 1st and 2nd output signals is provided, so as to make the delay pulses reset the PWM latch circuit 114 as the reset signals.例文帳に追加

ディレイされた第１及び第２出力信号のローレベル期間に基づくディレイパルスを生成するディレイクロックパルス幅設定回路１２０を上記ディレイパルスが上記リセット信号としてＰＷＭラッチ回路１１４をリセットするように設ける。 - 特許庁

To prevent the substrate potential of a substrate bias object circuit from fluctuating at the end of a reset period by a power-on reset function and a semiconductor integrated circuit device from malfunctioning due to latch-up occurrence for a semiconductor device having a substrate bias control method.例文帳に追加

基板バイアス制御手法を備えた半導体装置について、パワーオンリセット機能によるリセット期間終了時において基板バイアス対象回路の基板電位が変動し、ラッチアップ発生により半導体集積回路装置が誤動作を起こすのを防ぐことを目的とする。 - 特許庁

A PWM latch circuit 114, which is reset by reset signals and generates 3rd and 4th output signals, whose phases relative to the 1st and 2nd output signals are controlled by set signals, based upon control signals and whose polarities are opposite to each other, is provided.例文帳に追加

リセット信号によりリセットされ、制御信号に基づくセット信号により、第１及び第２出力信号に対する位相が制御され、かつ互いに逆極性の第３及び第４出力信号を生成するＰＷＭラッチ回路１１４を設ける。 - 特許庁

To allow reset when a tripping device operated in a state of an opening/closing lever constrained at an OFF position operates, in the case that a circuit breaker is provided with the tripping device automatically reset by an operation shaft connected with a latch pin of an opening/closing mechanism.例文帳に追加

開閉機構のラッチピンに連結された操作軸により自動リセットされる引外し装置を備えた回路遮断器において、開閉レバーがＯＦＦ位置に拘束された状態で動作した引外し装置が動作したときのリセットを可能にする。 - 特許庁

When the CPU 7 detects the input of the divided voltage through the interrupt processing or the like, the CPU 7 drives a reset drive coil 1cr of the latch relay 1 to throw changeover relay contacts 1A, 1B connected to common terminals 1Ac, 1Bc to the positions of reset terminals 1Aa, 1Ba thereby connecting the telephone set to the telephone line.例文帳に追加

ＣＰＵ７は該分圧電圧を割り込み処理等で検出すると、ラッチングリレー１のリセット駆動コイル１ｃｒを駆動し、ラッチングリレー１の切り替えリレー接点１Ａ，１Ｂの共通端子１Ａｃ，１Ｂｃをリセット端子１Ａａ，１Ｂａ側に接続し、電話機を電話回線に接続する。 - 特許庁

A pulse signal READ and a reset signal RESET generated at the time of input of a READ command are inputted to the timing generating circuit 2, and a sense amplifier activating signal SAEB and a latch take-in signal SALT are outputted.例文帳に追加

タイミング発生回路２にはＲＥＡＤコマンド入力時に発生するパルス信号ＲＥＡＤとリセット信号ＲＥＳＥＴが入力されて、センスアンプ活性化信号ＳＡＥＢ、ラッチ取込信号ＳＡＬＴが出力される。 - 特許庁

Even if sensed data is reset by an input control signal CE once, as an address signal is held in address latch circuits 13, 14 and sense latch data is held in a sense amplifier latch circuit 21, even if the input control signal CE is made a non-activation state, sense operation is not required to perform again every time and power consumption is not increased.例文帳に追加

入力制御信号ＣＥにより一旦、センスされたデータがリセットされても、アドレスラッチ回路１３及び１４においてアドレスラッチ信号が保持されており、センスアンプラッチ回路２１においてセンスラッチデータが保持されているため、入力制御信号ＣＥが非活性状態になっても、その都度、再センス動作を行う必要がなく、消費電力が増加しない。 - 特許庁

An RS latch 7 whose initial state level depends on a reset signal given to an input terminal 8 receives the result of noise detection by the inverter 1 via an inverter 6 to invert its status level and latch the result of noise detection and outputs the result of latch to an output terminal 10 via an inverter 9.例文帳に追加

一方、入力端子８に入力のリセット信号により初期状態レベルが定まるＲＳ型ラッチ７は、インバータ６を介して前記インバータ１によるノイズ検知結果が伝達されて状態レベルを反転させ、ノイズ検知結果の保持動作を行い、インバータ９を介して出力端子１０に保持結果を出力する。 - 特許庁

This synchronous semiconductor memory, which has latch circuits and an output circuit for outputting the data latched in the latch circuits and keeps the output circuit in a high impedance when the power is supplied, is provided with an internal reset output means for resetting the latch circuits at the time when data are not inputted.例文帳に追加

ラッチ回路と、前記ラッチ回路でラッチされたデータを出力する出力回路とを有する電源投入時に前記出力回路をハイインピーダンスにするようにした同期型半導体記憶装置であって、前記同期型半導体記憶装置は、データ入力時以外には、前記ラッチ回路をリセットする内部リセット出力手段を有することを特徴とする。 - 特許庁

When it is detected that the switch SW is operated and the latch output signal is high, the microcomputer 11 turns on a transistor Tr and when it is detected that the switch SW is operated and the latch output signal is low, on the other hand, the microcomputer turns off the transistor Tr and outputs a latch reset signal of high level.例文帳に追加

マイコン１１は、スイッチＳＷが操作されたことを検出した際に、ラッチ出力信号がハイの場合にはトランジスタＴｒをオンさせる一方、スイッチＳＷが操作されたことを検出した際に、ラッチ出力信号がローの場合にはトランジスタＴｒをオフさせ、ハイレベルのラッチリセット信号を出力する。 - 特許庁

The correction set signal forming circuit 30 forms correction set signals roughly corresponding to a time width from a set pulse to a reset pulse and sends them to the latch circuit 4.例文帳に追加

補正セット信号形成回路３０は、セットパルスからリセットパルスまでの時間幅にほぼ対応する補正セット信号を形成してラッチ回路４に送る。 - 特許庁

The additional circuit includes a latch that is set when an array select signal is asserted, and reset when a pre-charge operation for that bank occurs.例文帳に追加

追加の回路はアレイ選択信号がアサートされるときにセットされ、そのバンクのプリチャージ動作が発生するときにリセットされるラッチを含む。 - 特許庁

When short circuit occurs, the timer of a control signal reoutput circuit 3 starts, at the same time when a control signal latch circuit 4 is reset by an overcurrent detection signal (c).例文帳に追加

短絡が発生すると、過電流検知信号ｃにより制御信号ラッチ回路４がリセットされると同時に、制御信号再出力回路３のタイマがスタートする。 - 特許庁

To prevent a program from not being started until a power supply is turned off by latching a reset latch when rewriting of a program or update of a correction data is performed.例文帳に追加

プログラムの書換えや補正データの更新などが行われる場合に、リセットラッチが掛けられることで電源がＯＦＦされるまでプログラムが起動させられなくなることを防止する。 - 特許庁

When the detected temperature exceeds a first overheat protection level T1, a first overheat detection signal S1 is changed to an H level, and the reset state of a latch 27 is released.例文帳に追加

検出温度が第１の過熱保護レベルＴ１を超えると、第１の過熱検出信号Ｓ１がＨに変化し、ラッチ２７のリセット状態が解除される。 - 特許庁

In a period when the voltage of the input terminal for driving a load steeply steps down, a latch circuit is reset, using an input signal from a low-side input terminal LIN.例文帳に追加

負荷を駆動する出力端子の電圧が急峻に低下する期間において、ローサイド入力端子ＬＩＮからの入力信号を利用しラッチ回路にリセットをかけておく。 - 特許庁

To a current latch part 30 corresponding to the display data Din, a reset signal Ri is output from a timing control part 40A, NMOS 36 is turned on and a capacitor 34 is discharged.例文帳に追加

この表示データＤｉｎに対応する電流ラッチ部３０Ａ_ｉには、タイミング制御部４０Ａからリセット信号Ｒｉが出力され、ＮＭＯＳ３６がオンとなってキャパシタ３４が放電される。 - 特許庁

The display device control circuit 30 arranged between a CPU 1 and a display device 2 is provided with a timing circuit 31, a WAIT circuit 32, an enable latch circuit 33, a timing changeover circuit 34 and an enable reset circuit 35.例文帳に追加

ＣＰＵ１と表示装置２間に配置された表示装置制御回路３０は、タイミング回路３１、ＷＡＩＴ回路３２、イネーブルラッチ回路３３、タイミング切替回路３４及びイネーブルリセット回路３５を含む。 - 特許庁

The signal processor includes a correction set pulse forming circuit 30 in addition to a set pulse generation circuit 3, a reset pulse generation circuit 5, and a latch circuit 4.例文帳に追加

信号処理装置は、セットパルス発生回路３と、リセットパルス発生回路５と、ラッチ回路４との他に補正セットパルス形成回路３０を有する。 - 特許庁

The value latched in the latch circuits 32, 33 are respectively reset to '0' periodically by an initializing section 43 and to an initial value depending on the frequency of the sine wave signal.例文帳に追加

ラッチ回路３２，３３の保持値は定期的に初期化部４３により「０」および正弦波信号の周波数に応じて定まる初期値にそれぞれリセットする。 - 特許庁

A 1st latch circuit 20 outputs an 'L' signal when inputting the reset signal from the 1st voltage comparator 4 and outputs an 'H' signal when inputting the set signal from the 2nd voltage comparator 5.例文帳に追加

第１のラッチ回路２０は、第１の電圧比較器４からリセット信号が入力されたときには“Ｌ”信号を出力し、第２の電圧比較器５からセット信号が入力されたときには“Ｈ”信号を出力する。 - 特許庁

To provide a semiconductor integrated circuit IC for varying the pulse width of a reset signal for initializing a latch output so that the pulse width can be wide in an examination process and can be narrow in ordinary use.例文帳に追加

ラッチ出力を初期化するリセット信号のパルス幅を、検査工程時は広く、通常使用時には狭くするように、パルス幅を可変とする半導体集積回路ＩＣを提供すること。 - 特許庁

A latch circuit 16c of a PWM control circuit 16.1 is reset by the output of this pulse signal, and a gate pulse based on the comparison output between the accident voltage and the carrier wave obtd. by a comparator 16a is sent.例文帳に追加

このパルス信号の出力により、ＰＷＭ制御回路１６．１のラッチ回路１６ｃがリセットされ、コンパレータ１６ａによる、事故電圧と搬送波との比較出力に基づくゲートパルスが送出される。 - 特許庁

A data latch of the external data bus drive circuit is reset during an L level of a read signal, and a signal formed by inverting a signal of the internal data bus is latched at time when a prescribed time lapses from the rising of the read signal.例文帳に追加

外部データバス駆動回路のデータラッチはリード信号がＬレベルの間はリセットされ、リード信号の立ち上がりから所定時間経過した時刻に内部データバスの信号を反転した信号をラッチする。 - 特許庁

The latch circuit 40 initializes an internal row address signal to an all '1' state in which the head block to which an address initial value is allotted is not selected but the end block is selected by the reset signals PWRON and RST.例文帳に追加

ラッチ回路４０は、リセット信号ＰＷＲＯＮ，ＲＳＴにより、アドレス初期値が割り付けられた先頭ブロックではなく、内部ロウアドレス信号を末尾ブロックが選択されるオール“１”状態に初期化する。 - 特許庁

A reset circuit 111 provided to an integrated circuit 101 comprises a function block 121, inverter 122, selector 123, and latch 124.例文帳に追加

一の集積回路１０１に備えられたリセット回路１１１は，機能ブロック１２１，インバータ１２２，セレクタ１２３，およびラッチ１２４から構成されている。 - 特許庁

An output voltage rise detection CMP25 detects that an output voltage VOUT reaches to a detection reference voltage level V1 and shifts a latch circuit 29 from a reset state after turning on a power to a set state.例文帳に追加

出力電圧上昇検出ＣＭＰ２５は、出力電圧ＶＯＵＴ が検出基準電圧レベルＶ１に到達するのを検出し、ラッチ回路２９を電源投入後のリセット状態からセット状態に変化させる。 - 特許庁

When the detection temperature is decreased to a first overheat protection level T1 or less during the power supply interruption time Tm, the first overheat detection signal S1 is changed to an L level, and the latch 27 is reset.例文帳に追加

この通電遮断時間Ｔｍの間に検出温度が第１の過熱保護レベルＴ１よりも低下すると、第１の過熱検出信号Ｓ１がＬに変化し、ラッチ２７がリセットされる。 - 特許庁

N-type transistors; acting as reset transistors on the occurrence of interruption of an internal power supply, are connected respectively to both drain terminals of P-type transistors in latch connection in a level shifter.例文帳に追加

本発明は、レベルシフタ内のたすきがけ接続されたＰ型トランジスタの２つのドレイン端子両方に対し、内部電源ＯＦＦ時のリセット用になり得るＮ型トランジスタを接続する。 - 特許庁

When tripping happens, the reset button 5 is released from the latch and goes up by the repulsive force of a main spring 19 and the trip display board 20 moves to the trip display position by the repulsive force of the return spring 21.例文帳に追加

トリップが発生すると、リセットボタン５がラッチを解かれてメインスプリング１９の反発力で上昇し、トリップ表示板２０が復帰スプリング２１の反発力でトリップ表示位置に移動する。 - 特許庁

The CPU 26 sets a latch canceling signal in the on-state for a prescribed period of time according to the release of the reset from a power supply device after executing the backup process because of the abnormality in the external power supply.例文帳に追加

ＣＰＵ２６は、外部電源の異常発生によりバックアップ処理を実行した後に、電源装置からのリセット解除に応じて、ラッチ無効信号を、所定時間の間、オン状態に設定する。 - 特許庁

In this case, a counter reset signal S111 resets the counters 108, 109 in common so as to prevent mis-latch of writing to/reading from the RAM thereby conducting an accurate operation.例文帳に追加

その際、カウンタリセット信号Ｓ１１１でカウンタ１０８とカウンタ１０９とのリセットを共通に行うことにより、ＲＡＭへの書き込み、読み出しのミスラッチを防止し、正確な動作が可能となる。 - 特許庁

Even when the evaluating period starts from a state where the set input terminal S is in a VDD-potential state and the reset input terminal R of the latch 2 is in a VSS-potential state, the charging is also started similarly not after the charging period starts, but in the evaluating period.例文帳に追加

セット入力端子ＳがＶＤＤ電位、リセット入力端子ＲがＶＳＳ電位の状態から充電期間に移行した場合も同様に充電期間に入ってからではなく評価期間内において充電を開始する。 - 特許庁

To conduct synchronization of a processing means based on reset of a communication controller, without depending on a latch circuit, in transmission and reception between the processing means such as a CPU and the communication controller.例文帳に追加

ＣＰＵ等の処理手段と通信コントローラとの間の送受信にあたり、通信コントローラのリセットに基づく処理手段の同期化を、ラッチ回路に依存することなく、行うようにしたネットワーク端末装置を提供する。 - 特許庁

When a power is on, the latch circuit 29 becomes a reset state, so that the constant current source 24 operates at a constant current and the excess current detection level is heightened to prevent defective start-up.例文帳に追加

電源の投入時は、ラッチ回路２９がリセット状態となるので、定電流源２４が定電流動作し、過電流検知レベルを大きくして起動不良を防ぐことができる。 - 特許庁

Each temperature sensor 13 includes, as components, a linear expansion body 14, a latch mechanism 15 as a displacement regulation means, a reset circuit 16 as a deregulation means, and a scale 17 as a temperature display means.例文帳に追加

温度センサ１３は、構成要素として線膨張体１４と、変位規制手段としてのラッチ機構１５と、規制解除手段としてのリセット回路１６と、温度表示手段としての目盛１７とを備える。 - 特許庁

The decoding means 130 includes a selection block information holding means 132 composed of a latch circuit, a set means 134 and a reset means 136.例文帳に追加

デコード手段１３０はラッチ回路で構成される選択ブロック情報保持手段１３２と、セット手段１３４とリセット手段１３６を有する。 - 特許庁

When register setting data is "0", the output signals of the first and second latch circuits 11 and 12 become "0", and a system becomes an erroneous writing preventing state where the write signal is prevented from being outputted to the memory until it is reset.例文帳に追加

レジスタ設定データが“０”のとき、第１、第２ラッチ回路１１，１２の出力信号はともに“０”となり、リセットされるまで、ライト信号がメモリへ出力されるのを防ぐ誤書き込み防止状態となる。 - 特許庁

The rotation control circuit 60 is structured in such a way as to control the latch circuit 64 in a reset state before driving the motor 5, stops driving the output of the inverter circuit 4, and stops the output of the rotation control circuit 60 with the output inhibiting circuit 62 by setting the latch circuit 64 with the output signal of the abnormality detecting circuit 63.例文帳に追加

回転制御回路６０は、モータ５の駆動前にラッチ回路６４をリセット状態に制御し、異常検知回路６３の出力信号によりラッチ回路６４をセットして出力禁止回路６２によりインバータ回路４の出力の駆動を停止させ、かつ回転制御回路６０の出力を停止させるよう構成する。 - 特許庁

The RS-FF34 includes a latch circuit including two inverters 37 and 38, set/reset transistors Tr1 and Tr4 connected to the input/output nodes N1 and N2 of the latch circuit, and scanning direction switching transistors Tr5 to Tr8 serially connected to the transistors Tr1 and Tr4.例文帳に追加

ＲＳ−ＦＦ３４は、２つのインバータ３７，３８よりなるラッチ回路と、ラッチ回路の入出力ノードＮ１，Ｎ２にそれぞれ接続されたセット・リセット用のトランジスタＴｒ１〜Ｔｒ４と、トランジスタＴｒ１〜Ｔｒ４とそれぞれ直列に接続されたスキャン方向切り替え用のトランジスタＴｒ５〜Ｔｒ８とを備える。 - 特許庁

In a data driver 4, wherein video data DA which are fetched to a data register 12 and indicate gradation are latched by a data latch 13 and converted by a D/A converter 15 into a gradation voltage to be outputted, the data latch 13 has resetting function and outputs a previously circuit-designed desired fixed-gradation data signal FDA, in response to input of a reset signal RP.例文帳に追加

データレジスタ１２に取り込まれた階調を指示する映像データ信号ＤＡがデータラッチ１３でラッチされ、ＤＡコンバータ１５で階調電圧に変換されて出力されるデータドライバ４において、データラッチ１３はリセット機能を有し、リセット信号ＲＰの入力により予め回路設計された所望の固定階調データ信号ＦＤＡを出力する。 - 特許庁