「scan-test」に関連した英語例文の一覧と使い方(2ページ目) - Weblio英語例文検索

To attain a scan test point circuit by a single scan flip-flop.例文帳に追加

スキャンテストポイント回路を単一のスキャンフリップフロップによって実現すること。 - 特許庁

SEMICONDUCTOR INTEGRATED CIRCUIT HAVING SCAN TEST FUNCTION, AND SCAN TEST METHOD THEREFOR例文帳に追加

スキャンテスト機能を有する半導体集積回路及び半導体集積回路のスキャンテスト方法 - 特許庁

GATED CLOCK CELL, SCAN TEST CONTROL CIRCUIT, AND METHOD FOR DESIGNING RTL LEVEL OF SCAN TEST CONTROL CIRCUIT例文帳に追加

ゲーテッドクロックセル、スキャンテスト制御回路及びスキャンテスト制御回路のＲＴＬレベルの設計方法 - 特許庁

METHOD AND DEVICE FOR BOUNDARY SCAN TEST例文帳に追加

バウンダリスキャンテスト方法及びバウンダリスキャンテスト装置 - 特許庁

The scan input terminals input the test data.例文帳に追加

スキャン入力端子は、テストデータを入力する。 - 特許庁

SEMICONDUCTOR INTEGRATED CIRCUIT CAPABLE OF BOUNDARY SCAN TEST例文帳に追加

バウンダリスキャンテスト可能な半導体集積回路 - 特許庁

In a test mode, the flip-flops constitute a scan chain, and scan data is input to the scan chain.例文帳に追加

テストモード時、フリップフロップはスキャンチェーンを構成し、そのスキャンチェーンにはスキャンデータが入力される。 - 特許庁

To provide a scan test circuit in which the number of test pins required for a scan test of an LSI is reduced to a minimum and which reduces the testing time.例文帳に追加

ＬＳＩのスキャンテストに所要のテストピンの数を最小限に抑えるとともにテスト時間を低減する。 - 特許庁

To provide a scan test circuit hardly causing a hold error by adding a sufficient delay to the output of a flip-flop circuit for scan test when performing a scan test.例文帳に追加

スキャンテスト時にスキャンテスト用フリップフロップ回路の出力に十分な遅延を付加して、ホールドエラーを生じ難いスキャンテスト回路を提供する。 - 特許庁

SCAN TEST CIRCUIT AND CREATION METHOD THEREFOR例文帳に追加

スキャンテスト回路、及びスキャンテスト回路の作成方法 - 特許庁

To provide a scan test circuit for easy and inexpensive execution of actual operation speed scan test.例文帳に追加

簡易かつ安価に実動作速度スキャンテストを実行することが可能なスキャンテスト回路を提供する。 - 特許庁

SCAN TESTING MACHINE FOR DENSELY SPACED TEST PLACES例文帳に追加

間隔が密なテスト部位のための走査式試験機 - 特許庁

An integrated circuit comprises scan test circuitry and additional circuitry subject to testing utilizing the scan test circuitry.例文帳に追加

集積回路は、スキャンテスト回路と、スキャンテスト回路を使用してテストを受ける追加回路とを備える。 - 特許庁

SEMICONDUCTOR INTEGRATED CIRCUIT HAVING SCAN TEST CIRCUIT例文帳に追加

スキャン試験回路を備えた半導体集積回路 - 特許庁

To provide a scan test method for reducing the number of test patterns (the number of clocks), memory capacity and a processing period of time required for a scan test.例文帳に追加

スキャンテストに必要なテストパタン数（クロック数）、メモリ容量及び処理時間を削減可能なスキャンテスト方法を提供する。 - 特許庁

To provide a scan test circuit that enables the observation of an internal signal when necessary during a scan test without increasing the number of test terminals.例文帳に追加

テスト端子数を増加させることなく、スキャンテスト中に内部信号を随時観測できるスキャンテスト回路を提供する。 - 特許庁

SCAN TEST CIRCUIT AND SEMICONDUCTOR DEVICE EQUIPPED WITH THE SAME AND SCAN TESTING METHOD THEREFOR例文帳に追加

スキャンテスト回路およびそれを備えた半導体装置ならびにスキャンテスト方法 - 特許庁

The scan test circuit includes scan sub-chains, a scan chain selection circuit, and scan shift input terminals.例文帳に追加

スキャンサブチェーンと、スキャンチェーン選択回路と、スキャンシフト入力端子とを具備するスキャンテスト回路によって解決することができる。 - 特許庁

AC MEASURING CIRCUIT USING FUNCTION OF BOUNDARY SCAN TEST例文帳に追加

バウンダリ・スキャン・テスト機能を用いたＡＣ測定回路 - 特許庁

To prevent occurrence of erroneous operation in a scan test circuit.例文帳に追加

スキャンテスト回路での誤動作の発生を防止する。 - 特許庁

SEMICONDUCTOR INTEGRATED CIRCUIT, AND SCAN TEST CIRCUIT DESIGN METHOD例文帳に追加

半導体集積回路、スキャンテスト回路設計方法 - 特許庁

The signal of the boundary scan test of a circuit board or test result is transmitted.例文帳に追加

回路基板のバウンダリスキャンテストの信号またはテスト結果を送信する。 - 特許庁

CELL WITH SCAN FUNCTION, TEST CIRCUIT FOR SEMICONDUCTOR INTEGRATED CIRCUIT, AND TEST METHOD例文帳に追加

スキャン機能付きセル、半導体集積回路のテスト回路及びテスト方法 - 特許庁

METHOD FOR RECOVERING FROM GROUNDING BOUNCE DURING BOUNDARY SCAN TEST AND BOUNDARY SCAN APPARATUS例文帳に追加

バウンダリ・スキャン・テスト中に接地バウンスから回復する方法及びバウンダリ・スキャン装置 - 特許庁

SCAN TEST METHOD FOR SEMICONDUCTOR DEVICE, AND SEMICONDUCTOR DEVICE例文帳に追加

半導体装置のスキャンテスト方法および半導体装置 - 特許庁

As a result, the number of input terminals for scan test and the number of output terminals for scan test can be inhibited.例文帳に追加

この結果、スキャンテスト用入力端子数およびスキャンテスト用出力端子数を抑えることができる。 - 特許庁

To provide a scan test circuit with a multiplication circuit for performing a test by changing the speed of a clock by N-multiplication, and to provide a scan test method.例文帳に追加

クロックのスピードをＮ逓倍変化させてテストを行う逓倍回路を設けたスキャンテスト回路およびスキャンテスト方法を提供する。 - 特許庁

During a scan test, a specific gated clock cell equipped with the scan power control terminal is stopped (operated) using the scan power control circuit 3003, thereby performing a scan test without test division.例文帳に追加

スキャンテスト中スキャン電力制御回路３００３を用いて特定のスキャン電力制御端子つきゲーテッドクロックセルを止める（動かす）ことでテスト分割なしでスキャンテストを行うことが可能となる。 - 特許庁

The scan input data are read out of one of the RAMs to be input into the scan path, in the scan path test.例文帳に追加

そして、スキャンパステスト時に、一方のＲＡＭからスキャン入力データを読み出してスキャンパスに入力する。 - 特許庁

At scan test, the output Buffer BUFA is set at an output inhibition state by a scan signal SCAN.例文帳に追加

スキャンテスト時には、スキャン信号ＳＣＡＮによって、出力バッファＢＵＦＡを出力禁止状態に設定される。 - 特許庁

This test cell 12 provides a boundary scan test in an integrated circuit 10.例文帳に追加

テストセル１２は集積回路１０における境界走査テストを提供する。 - 特許庁

SCAN TEST CIRCUIT, SEMICONDUCTOR INTEGRATED CIRCUIT, AND SCAN-ENABLE SIGNAL TIMING CONTROLLING CIRCUIT SECTION例文帳に追加

ＳＣＡＮテスト回路、半導体集積回路及びスキャンイネーブル信号タイミング制御回路部 - 特許庁

SCAN TEST SYSTEM AND TECHNIQUE WITH FULLY INDEFINITE TOLERANCE AND VERY HIGH SCAN COMPRESSION例文帳に追加

完全に不定値許容性であって非常に高スキャン圧縮なスキャンテストシステム及び技術 - 特許庁

To reduce a test data quantity and a test application time in an ATE (automatic test equipment) in a scan-based integrated circuit.例文帳に追加

スキャンベースの集積回路中のＡＴＥでのテストデータ量およびテスト適用時間を削減する。 - 特許庁

TEST SYSTEM, INSPECTION METHOD, AND SCAN TEST PATTERN PREPARATION METHOD FOR SEMICONDUCTOR INTEGRATED CIRCUIT例文帳に追加

半導体集積回路のテストシステム、検査方法およびスキャンテストパターン作成方法 - 特許庁

The test data including at least first test data for a first scan chain and second test data for a second scan chain is inputted to the test data input terminal.例文帳に追加

テストデータ入力端子には、第１のスキャンチェーンに対する第１のテストデータと第２のスキャンチェーンに対する第２のテストデータとを少なくとも含むテストデータが入力される。 - 特許庁

To reduce the number of cycles during a capture period in a scan test.例文帳に追加

スキャンテストにおけるキャプチャ期間のサイクル数を削減する。 - 特許庁

To provide a highly accurate scan test with low power consumption.例文帳に追加

低消費電力で精度の良いスキャンテストを提供する。 - 特許庁

SCANNING METHOD 3 WEIGHT-ADDED RANDOM SCAN BUILT-IN SELF-TEST CIRCUIT例文帳に追加

スキャン方式３重み加重ランダムス・ビルトイン・セルフテスト回路 - 特許庁

To reduce instantaneous power during execution of a scan test.例文帳に追加

スキャンテスト実行時における瞬間電力を低減する。 - 特許庁

FLIP-FLOP CIRCUIT FOR SCAN PATH TEST AND SIMULATION METHOD THEREOF例文帳に追加

スキャンパステスト用のフリップフロップ回路およびシミュレーション方法 - 特許庁

SCAN TEST CIRCUIT AND SEMICONDUCTOR INTEGRATED CIRCUIT USING IT例文帳に追加

スキャンテスト回路及びこれを用いた半導体集積回路 - 特許庁

SCAN TEST PATTERN INPUT METHOD AND SEMICONDUCTOR INTEGRATED CIRCUIT例文帳に追加

スキャンテストパタン入力方法および半導体集積回路 - 特許庁

To stably perform scan test of a semiconductor integrated circuit.例文帳に追加

半導体集積回路のスキャンテストを安定的に行う。 - 特許庁

A scan test device 1 according to the present invention includes a test data input terminal, an OR element 17, and a scan flip-flop 12.例文帳に追加

本発明にかかるスキャンテスト装置１は、テストデータ入力端子、ＯＲ素子１７、スキャンフリップフロップ１２を備える。 - 特許庁