「scan-test」に関連した英語例文の一覧と使い方(5ページ目) - Weblio英語例文検索

In this scan test circuit device, an initialization reset means performs in a scan mode, initialization reset in the integrated circuit constituted of a combination circuit 11 and scan test circuits S1 to Sn+m, and D-FF-1 to D-FF-n+m, based on an initialization reset signal CL synchronized with a scan clock pulse CK for performing operation of a scan test.例文帳に追加

本発明のスキャンテスト回路装置では、初期化リセット手段は、スキャンテストの動作を行うスキャンクロックパルスＣＫと同期する初期化リセット信号ＣＬに基づいて、組み合わせ回路１１と、スキャンテスト回路Ｓ１〜Ｓｎ＋ｍおよびＤ−ＦＦ−１〜Ｄ−ＦＦ−ｎ＋ｍにより構成される集積回路内の初期化リセットをスキャンモードにより行う。 - 特許庁

An output scan cell 102 receives a mode selection signal 122 which indicates an input test mode or output test mode.例文帳に追加

出力走査セル１０２は、入力テストモード、または出力テストモードを指示するモード選択信号１２２を受ける。 - 特許庁

To provide a semiconductor integrated circuit capable of implementing a test between a memory and memory peripheral logic in a scan test.例文帳に追加

メモリ及びメモリ周辺ロジック間のテストを、スキャンテストにて実現することができる半導体周期回路を提供する。 - 特許庁

To provide a scan flip-flop which is a hold-free small test circuit, and allows a test with an actual operation frequency to be possible.例文帳に追加

ホールドフリーの小規模なテスト回路であり、且つ実動作周波数でのテスト可能なスキャンフリップフロップを提供する。 - 特許庁

In a test pattern for scan-designed LSIs, the generator performs a scan-out process 315 for picking up logic values from each flip flop and a scan-in process 316 for writing logic values for the next test in each flip flop at the same time.例文帳に追加

スキャン設計されたＬＳＩに対するテストパターンにおいて、各フリップフロップから論理値を取り出すスキャンアウト処理３１５と、各フリップフロップへ次のテスト用の論理値を書き込むスキャンイン処理３１６とを同時に行う。 - 特許庁

The controller accesses further a test profile 322, and executes the boundary scan test for the plurality of circuit boards, based on the test profile.例文帳に追加

このコントローラはさらに、テストプロフィール（３２２）にアクセスし該テストプロフィールに基づいて複数の回路ボードに対するバウンダリスキャン・テストを実行するように構成されている。 - 特許庁

To preclude a data of an indefinite value from being taken from an indefinite value generation circuit into a test result compression part therefor, in a scan test using the test result compression part.例文帳に追加

テスト結果圧縮部を使用するスキャンテスト時に不定値発生回路からの不定値のデータがそのテスト結果圧縮部に取り込まれないようにする。 - 特許庁

To perform both tests of a BEST test and a scan test without mostly increasing circuit area, in a semiconductor memory device test circuit.例文帳に追加

半導体記憶装置試験回路において、回路面積の増大を殆ど招くことなく、ＢＩＳＴ試験及びスキャンテストの両方の試験を行う。 - 特許庁

To provide a semiconductor integrated circuit in which a scan path test can be conducted at high speed.例文帳に追加

スキャンパステストを高速に実施することのできる半導体集積回路を提供する。 - 特許庁

To make efficient a burn-in test in a semiconductor integrated circuit provided with a plurality of scan chains.例文帳に追加

スキャンチェーンを複数備える半導体集積回路におけるバーンインテストの効率化。 - 特許庁

To solve the problem that an inspection time required for scan test increases when a circuit scale of an LSI is increased.例文帳に追加

ＬＳＩの回路規模が増大すると、スキャンテストにかかる検査時間が増大する。 - 特許庁

LSI, TEST PATTERN CREATING METHOD FOR TESTING SCAN PATH, LSI INSPECTION METHOD AND MULTICHIP MODULE例文帳に追加

ＬＳＩ、スキャンパステスト用テストパターン生成方法、ＬＳＩ検査方法およびマルチチップモジュール - 特許庁

To implement an efficient scan test for a semiconductor device using a gated clock.例文帳に追加

ゲーティッドクロックが用いられている半導体装置の効率の良いスキャンテストを実現する。 - 特許庁

To provide a scan path test technique capable of dispensing with a precise tester, by simple circuit constitution.例文帳に追加

簡単な回路構成で高精度のテスタを不要とするスキャンパステスト技術を提供する。 - 特許庁

This semiconductor integrated circuit 1 incorporates a scan input data used as a test data in a scan path test, and a scan output expected value data of an expected value for a test result, to be stored in two RAMs respectively independently each other.例文帳に追加

スキャンパステスト時にテストデータとして使用されるスキャン入力データと、テスト結果に対する期待値データであるスキャン出力期待値データとを、半導体集積回路１が内蔵する、互いに独立して設けられた２つのＲＡＭにそれぞれ記憶させる。 - 特許庁

This test facilitating circuit is functioned as a test pattern generator 100 by connecting the plurality of scan registers 14 arranged at a first stage of a plurality of scan chains constructed by connecting the scan registers 14 in series for facilitating test, to EXOR gates 31.例文帳に追加

テスト容易化のために設けられたスキャンレジスタ１４を直列に接続して構成された複数のスキャンチェーンの第１段に配置されている複数の前記スキャンレジスタ１４とＥＸＯＲゲート３１とを接続してテストパターン発生器１００としての機能を満たす。 - 特許庁

A semiconductor device includes a test object circuit (700), scan chains (650) that enable scanning of the test object circuit, and a first random generation circuit (100) that forms a test pattern supplied to the scan chains.例文帳に追加

テスト対象回路（７００）と、上記テスト対象回路のスキャンを可能とするスキャンチェイン（６５０）と、上記スキャンチェインに供給されるテストパタンを形成するための第１乱数発生回路（１００）とを設ける。 - 特許庁

At the burn-in time, the scan chain 11 is set in the enable state, based on a scan enable signal, and the scan chain 21 is set in the disenable state, based on the scan enable signal and a memory test start signal; and stress is applied simultaneously to the user logic circuit 10 by the scan test, and to the memory 40 by BIST.例文帳に追加

バーンイン時には、スキャンイネーブル信号に基づきスキャンチェーン１１がイネーブルに設定されると共に、スキャンイネーブル信号及びメモリテスト開始信号に基づきスキャンチェーン２１がディスイネーブルに設定され、ユーザロジック回路１０はスキャンテストにより、メモリ４０はＢＩＳＴにより同時にストレス印加される。 - 特許庁

Also, there are a plurality of scan chains, and each scan chains is configured of the same number of latch circuits, and provided with the latch circuit for executing the scan test and the dummy latch circuit for arranging the number of the latch circuits configuring the scan chain.例文帳に追加

また、スキャンチェーンは複数存在し、それぞれ同数のラッチ回路にて構成され、スキャンテストを行うためのラッチ回路と、スキャンチェーンを構成するラッチ回路の数を揃えるためのダミーのラッチ回路とを備える。 - 特許庁

The semiconductor integrated circuit includes a plurality of scan flip-flops constituting a scan chain during the scan test, and a plurality of clock gating circuits connected between a clock input and the plurality of scan flip-flops.例文帳に追加

本発明による半導体集積回路は、スキャンテスト時にスキャンチェーンを構成する複数のスキャンフリップフロップと、クロック入力と複数のスキャンフリップフロップとの間に接続された複数のクロックゲーティング回路とを具備する。 - 特許庁

Also, a path bypassing some flip-flops is provided on the scan paths 3 and flip-flops out of the test object are removed from the scan paths.例文帳に追加

また、スキャンパス３上にいくつかのフリップフロップをバイパスする経路を設け、テスト対象外とするフリップフロップをスキャンパスから除外する。 - 特許庁

Into a mode selection circuit 15, a scan mode signal SM for designating either a normal operation mode or the scan test mode is input.例文帳に追加

モード選択回路１５には、通常動作モードとスキャンテストモードのいずれかのモードを指定するスキャンモード信号ＳＭが入力する。 - 特許庁

A micro computer (ASIC) comprises a scan chain for the LSSD scanning test, and a clock generating circuit 10 which generates a shift clock which has each latch circuit of the scan chain latch a test pattern and a clock for performing the test which imports the output of an circuit to be tested corresponding to the test pattern, and supplies them to the scan chain.例文帳に追加

マイクロコンピュータ（ＡＳＩＣ）に、ＬＳＳＤスキャンテストのためのスキャンチェーンと、テストパターンをスキャンチェーンの各ラッチ回路にラッチさせるためのシフト用クロックおよびテストパターンに対する被テスト回路の出力を取り込むためのテスト実行用クロックを生成し、スキャンチェーンに供給するクロック生成回路１０とを備える。 - 特許庁

An input delay test of the client designed circuit 14 is conducted by performing a delay test between the scan flip-flop 21, 24.例文帳に追加

顧客側設計回路１４の入力遅延試験をスキャンフリップフロップ２２、２４間の遅延試験を行うことで実行する。 - 特許庁

To provide a scan flip-flop capable of applying two patterns for delay fault test during delay fault test.例文帳に追加

遅延故障試験時に遅延故障試験用の２パタンを印加可能とするスキャンフリップフロップを提供することを目的とする。 - 特許庁

MULTIPLE-CAPTURE DFT SYSTEM FOR DETECTING OR LOCATING CROSSING CLOCK-DOMAIN FAULT DURING SELF-TEST OR SCAN TEST例文帳に追加

自己試験中または走査試験中にクロックドメインにまたがる故障を検出するか突き止める複数キャプチャＤＦＴシステム - 特許庁

To solve the problem that malfunction occurs since changing of a scan test signal becomes a noise occurrence source during a normal mode in a semiconductor integrated circuit having a scan test signal wiring.例文帳に追加

スキャンテスト信号配線を有する半導体集積回路において、ノーマルモード時にスキャンテスト信号が変化することでノイズの発生源となり、半導体集積回路が誤動作してしまう。 - 特許庁

A scan signal Scan 1 for controlling a stress voltage to be inputted or not to be inputted at a burn-in test time and a scan signal Scan 2 for controlling the stress voltage to be inputted or not to be inputted to an interface circuit part are inputted to the semiconductor devices 1 constituting each row on the test board 2.例文帳に追加

また、テストボード２上で各行を構成する半導体装置１には、バーンインテスト時におけるストレス電圧の入力のオン／オフを制御するスキャン信号Ｓｃａｎ１及びインタフェース回路部へのストレス電圧の入力のオン／オフを制御するスキャン信号Ｓｃａｎ２が入力される。 - 特許庁

To provide a scan flip-flop capable of reducing the number of transistors without introducing a deterioration of an operation speed at the normal operation, and to provide a scan test circuit using this scan flip-flop.例文帳に追加

通常動作時の動作速度の低下を招くことなくトランジスタ数を削減することのできるスキャンフリップフロップ、およびこのスキャンフリップフロップを用いるスキャンテスト回路を提供する。 - 特許庁

To provide a scan test pattern input method capable of minimizing tester memory capacity for storing test patterns and reproducing all the test patterns created by ATPG.例文帳に追加

テストパタンを記憶するテスターメモリ容量を最小限とし、かつＡＴＰＧによって生成された全てのテストパタンを再現可能なスキャンテストパタン入力方法を提供する。 - 特許庁

A normal scan test is carried out in the first test mode, and a BIST signal is output serially, from the serial access memory BIST circuit 3 in the second test mode.例文帳に追加

第１のテストモードでは通常のスキャンテストが行われ、第２のテストモードでは、シリアルアクセスメモリＢＩＳＴ回路３からＢＩＳＴ信号がシリアルに出力される。 - 特許庁

In the scan distribution compression mode, a test pattern is supplied from supply terminals 301-30N to scan chains 201-20N provided at stages.例文帳に追加

スキャン分配圧縮モードでは、各段のスキャンチェイン２０１乃至２０Ｎに供給端子３０１乃至３０Ｎからテストパターンが供給される。 - 特許庁

To provide a scan path circuit design method or the like which allows a scan path test to be performed for a logic circuit designed by gated clock design.例文帳に追加

ゲーティッドクロック設計により設計された論理回路に対してスキャンパステストを実行可能なスキャンパステスト回路設計方法等を提供する。 - 特許庁

Hereby, the number of steps per scan chain can be controlled corresponding to the semiconductor integrated circuit, and the time for the scan test can be shortened.例文帳に追加

これにより、半導体集積回路に応じてスキャンチェーン１本当たりの段数を制御でき、スキャンテストの時間を短縮することができる。 - 特許庁

This method performs a scan test of an integrated circuit 1 provided with combinational circuits 10, 11, 12 and a flip-flop constituting a scan chain 20.例文帳に追加

組み合わせ回路１０、１１、１２と、スキャンチェーン２０を構成するフリップフロップと、を備える集積回路１のスキャンテストを行う方法である。 - 特許庁

To provide a boundary scan test circuit capable of suppressing increase of the number of test patterns or a test time by an LSI tester, even when the number of boundary scan cells is increased following increase of the number of pins on a printed circuit board.例文帳に追加

プリント回路基板におけるピン数の増加にともないバウンダリスキャンセルの数が増加した場合であっても、ＬＳＩテスタによるテストパターン数やテスト時間が増加するのを抑止することができる、バウンダリスキャンテスト回路を提供する。 - 特許庁

This scan test system inspects completeness in operations of all the integrated circuits 10 by two steps.例文帳に追加

この走査テストシステムは２つのステップにより全集積回路１０の動作の完全性を検査する。 - 特許庁

The status data are captured in a scan chain 12 given for a product test inside the circuit.例文帳に追加

状態データは回路内で製品テストのために与えられるスキャン・チェーン１２内に捕捉される。 - 特許庁

The boundary scan test of the circuit board is conducted by way of a connection jig provided with a circuit pattern of testing.例文帳に追加

回路基板のバウンダリスキャンテストを、テストの回路パターンを設けた接続治具を介して行う。 - 特許庁

A discriminating step S106 is provided for discriminating whether or not a node needs value fixation in scan test design.例文帳に追加

スキャンテスト設計に値固定が必要なノードか否かの判別ステップＳ１０６が設けられる。 - 特許庁

The test result data accommodated in the scan chain is compressed by a MISR 110 at each stage.例文帳に追加

スキャンチェインに収納されたテスト結果データは各段のＭＩＳＲ１１０にて圧縮される。 - 特許庁

In the case of inserting a scan path test, observation flip-flops are disposed in correspondence with the respective output nodes.例文帳に追加

スキャンパステストを挿入する場合、観測用フリップフロップを各出力ノードに対応して設ける。 - 特許庁

To provide a circuit board whose area of circuit pattern of boundary scan test is reduced.例文帳に追加

バウンダリスキャンテストの回路パターンの面積を縮小した回路基板を提供することである。 - 特許庁

To provide a semiconductor circuit device capable of performing an efficient design for a scan test.例文帳に追加

スキャンテストに関する効率的な設計を可能とした半導体回路装置を提供すること - 特許庁

Each test cycle includes a functional phase 315, a scan moving phase 320, and a hold phase 325.例文帳に追加

テストサイクルの夫々は、機能フェーズ３１５と走査移動フェーズ３２０とホールドフェーズ３２５とを含む。 - 特許庁