「serial arithmetic」に関連した英語例文の一覧と使い方 - Weblio英語例文検索

Arithmetic processing is carried out between the entries and the ALUs in a bit serial mode in parallel to the respective entries.例文帳に追加

エントリとＡＬＵとの間で、ビットシリアル態様で各エントリ並列に演算処理を実行する。 - 特許庁

The arithmetic processing is executed between the entries and the ALUs in bit serial fashion in parallel.例文帳に追加

エントリとＡＬＵとの間で、ビットシリアル態様で各エントリ並列に演算処理を実行する。 - 特許庁

A serial parallel conversion circuit 1 applies byte interleave demultiplexing to a received STS-3c concatenation signal, serial parallel conversion circuits 2-4 apply bit interleave demultiplexing to the demultiplexed concatenation signals, and BIP-N arithmetic circuits 5-7 conduct an arithmetic operation of a BIP-N code.例文帳に追加

シリアルパラレル変換回路１は入力されたＳＴＳ−３ｃのコンカチネーション信号をバイトインタリーブ分離し、シリアルパラレル変換回路２〜４ではその信号をビットインタリーブ分離し、ＢＩＰ−Ｎ演算回路５〜７はＢＩＰ−Ｎ符号の演算を行う。 - 特許庁

Thus, there is no need to perform arithmetic processing for rearranging data one bit by one bit for converting the serial data into the parallel data.例文帳に追加

これにより、シリアルデータをパラレルデータに変換するためにデータを１ビットずつ並び換える演算処理をしなくてすむようにする。 - 特許庁

A memory cell mat (30) is divided into a plurality of entries, an arithmetic logic unit (ALU) is arranged corresponding to each entry (ERY) and between the entries and the corresponding arithmetic logic units, arithmetic/logic operation is executed in bit-serial and entry-parallel mode.例文帳に追加

メモリセルマット（３０）を複数のエントリ（ＥＲＹ）に分割し、各エントリ（ＥＲＹ）に対応して、演算処理ユニット（ＡＬＵ）を配置し、これらのエントリと対応の演算処理ユニットとの間で、ビットシリアルかつエントリパラレル態様で演算処理を実行する。 - 特許庁

The phase arithmetic circuit 24 is set to feed data that should be fed to each of such modules 12, using the serial data.例文帳に追加

複数のモジュール１２のそれぞれに供給すべきデータを、シリアルデータで全てのモジュールに供給する位相演算回路２４を設ける。 - 特許庁

This device is provided with a first serial access memory performing delivery and receipt of data with the memory cell array and a second serial access memory performing delivery and receipt of data with the plurality of arithmetic circuit 40 in addition to a memory cell array 10 holding data and a plurality of arithmetic circuit 40 performing receiving operation.例文帳に追加

データを保持しておくメモリセルアレイ１０とデータを受取り演算を行う複数の演算回路４０に加え、メモリセルアレイ１０との間でデータ授受を行う、第１のシリアルアクセスメモリと、複数の演算回路４０との間でデータ授受を行う、第２のシリアルアクセスメモリとを備える。 - 特許庁

Part of the management information is recorded as arithmetic management information 103 computed by using the manufacturer name and the stamper serial number.例文帳に追加

管理情報の一部は、製造者名称とスタンパ製造番号を使用して演算された演算管理情報１０３として記録されている。 - 特許庁

The CRC arithmetic circuit is constituted having a logic circuit that calculates a CRC code from transmission data through parallel processing based upon a predetermined arithmetic expression derived by analyzing an arithmetic step of calculating the CRC code from the transmission data through serial processing.例文帳に追加

本発明に係るＣＲＣ演算回路は、伝送データからシリアル処理でＣＲＣ符号を算出する演算過程を解析して導き出される所定の演算式に基づいて、前記伝送データからパラレル処理で前記ＣＲＣ符号を算出する論理回路を有して成る構成とされている。 - 特許庁

A branch metric arithmetic means includes: a serial arithmetic processing section which sequentially performs mathematical operation of a multi-bit digital signal; and a control section which adjusts the number of operation cycles thereof according to the bit width of the digital signal sequence, and the branch metric arithmetic means inputs the digital signal sequence to calculate a branch metric value.例文帳に追加

ブランチメトリック演算手段は、多ビットのディジタル信号の算術演算を逐次的に行うシリアル演算処理部と、その演算サイクル数をディジタル信号系列のビット幅に応じて調整する制御部とを含み、ディジタル信号系列を入力してブランチメトリック値を計算する。 - 特許庁

The testing apparatus includes a TS input/output substrate 12, a serial input/output substrate 13 and an arithmetic unit (PC 14).例文帳に追加

本発明に係る試験装置は、ＴＳ入出力基板１２と、シリアル入出力基板１３と、演算部（ＰＣ１４）とを備える試験装置である。 - 特許庁

The performance of the wiring module is made high by minimizing the complexity of an interconnect network through the direct mapping of a control/data flow graph, and the performance of the arithmetic module is made high by a dedicated arithmetic circuit based upon a bit-serial architecture.例文帳に追加

コントロール／データフローグラフの直接マッピングにより、相互結合網の複雑さを最小化し配線モジュールを高性能化するとともに、ビットシリアルアーキテクチャに基づく専用演算回路により演算モジュールを高性能化する。 - 特許庁

The driver decodes the arithmetic management information by using the manufacturer name and the stamper serial number and drives the optical disk when the normal management information can be acquired.例文帳に追加

駆動装置は、製造者名称とスタンパ製造番号を使用して演算管理情報をデコードし、正常な管理情報が取得できた場合に、光ディスクを駆動する。 - 特許庁

To reduce a chip area, and to simplify circuit layout in a semiconductor integrated circuit device for operating arithmetic processing by inputting a serial clock and data from the outside.例文帳に追加

外部からシリアルクロックおよびデータを入力して演算処理する半導体集積回路装置において、チップ面積の低減し、回路レイアウトを容易にすることを目的とする。 - 特許庁

The LPF 9 has a function of outputting a demodulated output signal 11 and an arithmetic execution signal 10, and a data discrimination circuit 20 discriminates whether an infrared ray input 1 is demodulated or a serial input 2 is demodulated based on the arithmetic execution signal 10.例文帳に追加

このＬＰＦ９は復調出力信号１１と演算実行信号１０とを出力する機能を有しており、この演算実行信号１０により赤外線入力１の復調かシリアル入力２の復調かを、データ判別回路２０で判定する。 - 特許庁

The arithmetic part obtains an adjustment direction of the phase of the serial transfer data by use of a comparison result between the head code and the first comparison code and a comparison result between the head code and the second comparison code.例文帳に追加

演算部は、先頭コードおよび第１比較コードの比較結果と、先頭コードおよび第２比較コードの比較結果とを用いて、シリアル転送データの位相の調整方向を求める。 - 特許庁

Where parallel operation is not very effective, data is transferred in entry-serial and bit-parallel mode to a group (82) of processors provided at a lower portion of the memory cell mat (30) and the arithmetic operation is executed.例文帳に追加

並列演算性が低い場合には、このメモリセルマット（３０）下部に設けられた演算器群（８２）に対して、エントリシリアルかつビットパラレル態様でデータを転送して演算処理を実行する。 - 特許庁

The driving of the optical disk is suppressed even under the erroneous driving conditions by the driver by subjecting the management information to arithmetic processing by the manufacturer name and the stamper serial number and by recording the information.例文帳に追加

管理情報を製造者名称及びスタンパ製造番号による演算処理して記録することにより、駆動装置による誤った駆動条件でも光ディスクの駆動を抑制する。 - 特許庁

A conversion unit 120 receives parallel communication data from the arithmetic unit 110 through an important signal line L160 instead of a general signal line L150, and converts the received parallel signal to a serial signal, and transmits it to the other processor 200 through the serial signal communication line L20.例文帳に追加

また、変換部１２０は、演算部１１０からパラレル通信データを一般信号線Ｌ１５０の代わりに重要信号線Ｌ１６０を介して受信し、その受信したパラレル信号をシリアル信号に変換してシリアル信号用通信線Ｌ２０を介して他の処理装置２００へ送信する。 - 特許庁

A state metric arithmetic means includes a serial arithmetic processing section which sequentially performs mathematical operation of the multi-bit digital signal and a control section which adjusts the number of operation cycles thereof in accordance with the bit width of the digital signal sequence, and inputs the branch metric value to calculate a state metric value.例文帳に追加

ステートメトリック演算手段は、多ビットのディジタル信号の算術演算を逐次的に行うシリアル演算処理部と、その演算サイクル数をディジタル信号系列のビット幅に応じて調整する制御部とを含み、ブランチメトリック値を入力してステートメトリック値を計算する。 - 特許庁

The display device 3a is provided with a receiving part 11 for the message data fed from the serial communication transmission path 2 and the data received by the receiving part 11 is inputted in an arithmetic unit 12.例文帳に追加

表示装置３ａには、シリアル通信伝送路２から供給されるメッセージデータの受信部１１が設けられ、この受信部１１で受信されたデータを、演算装置１２に入力する。 - 特許庁

To solve the problem that the high speed process and the circuit integration are difficult due to the long time required for the arithmetic operation at one step unit (1 clock unit) for a viterbi decoding, etc., since the serial process is conventionally made to a serially inputted reproduction signal.例文帳に追加

従来は、シリアルに入力される再生信号に対して、シリアルに処理しているため、ビタビ復号などは１ステップ単位（１クロック単位）での演算に時間がかかるため、高速処理及び集積回路化が困難である。 - 特許庁

The signal processing part 20 cuts out each sensor signal before and after a prescribed time in which the electric component exceeds a prescribed level, performs an FFT arithmetic processing while performing serial shift, and extracts the data in which the phase difference between frequencies is in the specified range.例文帳に追加

信号処理部２０は、電界成分が所定レベルを超えた前後所定時間の各センサー信号を切出し、順次シフトしながらＦＦＴ演算を行い、周波数間位相差が一定範囲内のデータを抽出する。 - 特許庁

A serial circuit of a resistor R11 and an MOSFET Q1 and a serial circuit of a resistor R12 and an MOSFET Q2 are connected in parallel between an input terminal IN and the inversion input terminal of an arithmetic amplifier OP, and a resistor R21 is connected between the inversion input terminal of the amplifier OP and an output terminal OUT.例文帳に追加

入力端子ＩＮと演算増幅器ＯＰの反転入力端子との間には、抵抗Ｒ１１及びＭＯＳＦＥＴＱ１の直列回路と、抵抗Ｒ１２及びＭＯＳＦＥＴＱ２の直列回路とが並列接続され、演算増幅器ＯＰの反転入力端子と出力端子ＯＵＴとの間には抵抗Ｒ２１が接続される。 - 特許庁

In a variable length decoding process which requires serial processing when the signal processed for variable length coding is speeded up after arithmetic operation, the process is divided into desired process units, and a plurality of process units are simultaneously decoded at a plurality of variable length decoding parts.例文帳に追加

算術演算を施した後、可変長符号化処理を行った信号を高速化するとき、逐次処理が必要な可変長復号処理過程では、所望の処理単位に分割し、複数の処理単位を複数の可変長復号処理部で同時に復号処理する。 - 特許庁

Output unit 8 for applying an output corresponding to a manipulated variable, calculated by a control arithmetic part 5 of a temperature controller main body 6 to a heater 7 as an operating means, is constituted in a body separate from the temperature controller body 6, and serial communication is conducted between the output unit 8 and the temperature controller body 6.例文帳に追加

温度調節器本体６の制御演算部５で演算される操作量に応じた出力を、操作手段としてのヒータ７に与える出力器８を、前記温度調節器本体６と別体に構成するとともに、出力器８と温度調節器本体６との間でシリアル通信を行うようにしている。 - 特許庁