16-bit CPUとは 意味・読み方・使い方

In a case when the most significant bit 17a of the address is set when CPU 16 accesses ROM 17, a Halt signal is given to CPU 16, thus CPU 16 is stopped at the address.例文帳に追加

ＣＰＵ１６がＲＯＭ１７にアクセスした際に、そのアドレスの最上位ビット１７ａがセットされていた場合は、ＣＰＵ１６に対してＨａｌｔ信号を与えるので、ＣＰＵ１６は、そのアドレスで停止するようになる。 - 特許庁

A data inversion circuit 16 stores an effect that ECC bit inversion data which can specify inversion of write ECC data generated by an ECC generation circuit 12 bit by bit are set up by write data to a test object address and an ECC section 14 by the CPU.例文帳に追加

データ反転回路16はＣＰＵにより検査対象アドレスとＥＣＣ部14への書込みデータによりＥＣＣ生成回路12が生成した書込みＥＣＣデータのビット毎に反転を指定できるＥＣＣビット反転データとが設定されると記憶する。 - 特許庁

The CPU 16 of the MMR 1 and an SQC 5 checks received data of MMRs received from a transmission line in order, checks the operation bit when the clock still has a last value and there is MMR with communication abnormality, and decides that the MMR is in a trip state when the operation bit is OFF.例文帳に追加

ＭＭＲ１やＳＱＣ５のＣＰＵ１６は、伝送線４から受信した各ＭＭＲの受信データを順次チエックし、クロックビットが前回値のままの通信異常のＭＭＲが存在するとき、その稼動ビットをチエックし、稼動ビットがＯＦＦであれば当該ＭＭＲがトリップ状態と判定する。 - 特許庁

A CPU 16 generates packet data of the same length as that of video and audio streams at a fixed bit rate from them temporarily stored in a video input buffer 12 and an audio input buffer 14, generates header data with a fixed length to each of the packet data and alternately stores them to an output buffer 15 to multiplex the packet data.例文帳に追加

ＣＰＵ１６は、ビデオ入力バッファ１２およびオーディオ入力バッファ１４に一時記憶された、固定ビットレートのビデオストリームおよびオーディオストリームから、同一長さのパケットデータを生成するとともに、各パケットデータに対して固定長のヘッダデータを生成して、これらを出力バッファ１５に交互に記憶させることにより多重化する。 - 特許庁

The safety elevator, the operation of which is controlled by executing a control program loaded by CPU 14 from a memory unit to RAM 20, comprises a detection circuit that detects a memory error in RAM 20 (a parity bit generating circuit 16 and a parity check circuit 17) and a log storing circuit 19 that records that a memory error has occurred and corrects the memory error by data stored in the memory unit when the memory error has occurred.例文帳に追加

ＣＰＵ１４を用いて記憶部からＲＡＭ２０へロードされた制御プログラムを実行することで運転制御される安全エレベータにおいて、ＲＡＭ２０のメモリ・エラーを検出する検出回路（パリティビット生成回路１６，パリティチェック回路１７）と、メモリ・エラーが発生したことを記録するログ保存回路１９と、を備え、メモリ・エラーが発生した場合、記憶部に格納されたデータによりメモリ・エラーの訂正を行う。 - 特許庁