16-bit CPUとは 意味・読み方・使い方

A CPU in a printer controller when generating a Packbits object needed for image generation decides data of high appearance frequency among pieces of discontinuous data and converts selected 8-bit data into a 4-bit command (max 16 bytes).例文帳に追加

プリンタ制御装置内のＣＰＵが、画像発生に必要なＰａｃｋｂｉｔｓオブジェクトを生成する際、非連続データ内から出現回数の多いデータを判別して、選別された８ｂｉｔのデータを４ｂｉｔのコマンドに変換する（ｍａｘ１６ｂｙｔｅ）。 - 特許庁

The CPU 16 of the MMR 1 and an SQC 5 checks received data of MMRs received from a transmission line in order, checks the operation bit when the clock still has a last value and there is MMR with communication abnormality, and decides that the MMR is in a trip state when the operation bit is OFF.例文帳に追加

ＭＭＲ１やＳＱＣ５のＣＰＵ１６は、伝送線４から受信した各ＭＭＲの受信データを順次チエックし、クロックビットが前回値のままの通信異常のＭＭＲが存在するとき、その稼動ビットをチエックし、稼動ビットがＯＦＦであれば当該ＭＭＲがトリップ状態と判定する。 - 特許庁

The wireless communication terminal is provided with a reception section 100 of a single superheterodyne structure, an analog/digital converter section 113 that quantizes IQ signals outputted from the reception system 100 into 16-bit data, a root Nyquist filter 115, a logic circuit section 119, a DSP(digital signal processor) 121, and a CPU 123.例文帳に追加

シングルスーパーヘテロダイン構造の受信系１００、受信系１００から出力されたＩＱ信号を１６ビットに量子化するＡ／Ｄ変換部１１３、ルートナイキストフィルタ１１５、論理回路部１１９、ＤＳＰ１２１およびＣＰＵ１２３を備えている。 - 特許庁

The main CPU 21 divides the data of 16-bit constitution indicating the number of held balls to the data of high-order 8 bits and the data of low- order 8 bits, transmits control signals indicating these pieces of data in order, and transmits strobe signals corresponding to the respective control signals through respectively different transmission lines.例文帳に追加

メインＣＰＵ２１は、保留玉数を示す１６ビット構成のデータを上位８ビットのデータと下位８ビットのデータとに分割し、これらデータを示す制御信号を順に送信するとともに、各制御信号に対応するストローブ信号をそれぞれ異なる伝送ラインを介して送信する。 - 特許庁

A CPU 16 generates packet data of the same length as that of video and audio streams at a fixed bit rate from them temporarily stored in a video input buffer 12 and an audio input buffer 14, generates header data with a fixed length to each of the packet data and alternately stores them to an output buffer 15 to multiplex the packet data.例文帳に追加

ＣＰＵ１６は、ビデオ入力バッファ１２およびオーディオ入力バッファ１４に一時記憶された、固定ビットレートのビデオストリームおよびオーディオストリームから、同一長さのパケットデータを生成するとともに、各パケットデータに対して固定長のヘッダデータを生成して、これらを出力バッファ１５に交互に記憶させることにより多重化する。 - 特許庁

The device 10 previously prepares error detection data byte_-ok, word_-ok for respective received data RD of a byte unit and a word unit and repeats processing for delivering the received data RD and the error detection data byte_-ok, word_-ok to the CPU 21 for each reception of 16-bit data until the end of reception of all data.例文帳に追加

誤り検出装置１０は、バイト単位及びワード単位の受信データＲＤに対して、予め各受信データＲＤに対する誤り検出データｂｙｔｅ＿ｏｋ，ｗｏｒｄ＿ｏｋを用意しておき、１６ビット分のデータを受信する毎に、ＣＰＵ２１に対して受信データＲＤと誤り検出データｂｙｔｅ＿ｏｋ，ｗｏｒｄ＿ｏｋとを受け渡す処理を、全データの受信が終了するまで繰り返す。 - 特許庁

The safety elevator, the operation of which is controlled by executing a control program loaded by CPU 14 from a memory unit to RAM 20, comprises a detection circuit that detects a memory error in RAM 20 (a parity bit generating circuit 16 and a parity check circuit 17) and a log storing circuit 19 that records that a memory error has occurred and corrects the memory error by data stored in the memory unit when the memory error has occurred.例文帳に追加

ＣＰＵ１４を用いて記憶部からＲＡＭ２０へロードされた制御プログラムを実行することで運転制御される安全エレベータにおいて、ＲＡＭ２０のメモリ・エラーを検出する検出回路（パリティビット生成回路１６，パリティチェック回路１７）と、メモリ・エラーが発生したことを記録するログ保存回路１９と、を備え、メモリ・エラーが発生した場合、記憶部に格納されたデータによりメモリ・エラーの訂正を行う。 - 特許庁