CLOCK ASSURING SYSTEM OF SHARED DEVICE FOR MULTI-CORE DSP EQUIPMENT例文帳に追加

マルチコアＤＳＰ機器用の共有装置のクロック確保システム - 特許庁

Thus, the holding test for judging whether the DSP core 4 precisely stops the operation can be conducted since the DSP core 4 itself can recognize the inner state of the DSP core 4 when the operation is resumed.例文帳に追加

従って、動作再開時のＤＳＰコア４の内部状態をＤＳＰコア４自身が認識することができるので、ＤＳＰコア４が正しく動作を停止しているか否かを判定するホールドテストを実施することが可能になる。 - 特許庁

MULTI-CORE DSP DEVICE HAVING COUPLED SUB-SYSTEM MEMORY BUS FOR GLOBAL DMA ACCESS例文帳に追加

グローバルＤＭＡアクセス用の結合サブシステムメモリバスを有するマルチコアＤＳＰデバイス - 特許庁

The apparatus contains a DSP core (4) that performs computations in accordance with a reduced instruction set (RISC) architecture.例文帳に追加

この装置は、減少した命令セツト（RISC：reduced instruction set）方式に従って計算を行うＤＳＰコア（４）を含む。 - 特許庁

The logic operation of the walking table logic is performed without interrupting a continuous operation by a DSP core (36).例文帳に追加

ウォーキングテーブルロジックの動作は、ＤＳＰコア（３６）による連続動作を妨げずに行われる。 - 特許庁

Since a DSP part 2 has an input scheduler 8 outputting an operation signal to a halt terminal HALT controlling the operation stop/ resumption of a DSP core 4 when a prescribed time passes after the operation of the DSP core 4 stops during a holding test, the operation of the DSP core 4, which is once stopped, can be resumed.例文帳に追加

ＤＳＰ部２は、ホールドテスト中にＤＳＰコア４の動作が停止した後、一定時間が経過したらＤＳＰコア４の動作停止／再開を制御するホルト端子HALTに動作信号を出力する入力スケジューラ８を有しているので、一旦停止したＤＳＰコア４の動作を再開させることができる。 - 特許庁

Thus, it is not necessary for the DSP core 11 to instruct the DMAC to reading processing data or write data for processing, and it is possible to reduce the load of the DSP core 11.例文帳に追加

ＤＳＰコア１１は処理データの読み出し、処理のためのデータ書き込みをＤＭＡＣに指示する必要はなく、ＤＳＰコア１１の負荷を軽減できる。 - 特許庁

The computer system includes a CPU core, a DSP core, a data cache, a first and a second sequential buffer modules, and an external memory, and sequentially accesses input or output data transmitted in or from the DSP core using a sequential buffer instead of the data cache.例文帳に追加

ＣＰＵコア、ＤＳＰコア、データキャッシュ、第１及び第２シーケンシャルバッファモジュール、及び外装メモリを含み、ＤＳＰコアに／から伝達される入力または出力データをデータキャッシュを使用せず、シーケンシャルバッファを使用してシーケンシャルにアクセスする。 - 特許庁

To speed up digital signal processing of a microcomputer with a CPU core and DSP engine mounted on one LSI.例文帳に追加

ＣＰＵコアと共にＤＳＰエンジンを一つのＬＳＩに搭載したマイクロコンピュータにおけるディジタル信号処理を高速化する。 - 特許庁

The CPU core 2 can simultaneously transfer two data values from the built-in memory to the DSP engine 3.例文帳に追加

これにより、ＣＰＵコア２は内蔵メモリから２個のデータを同時にＤＳＰエンジン３に転送可能にされる。 - 特許庁

A DSP core 11 is provided with a processing address output circuit 12 for outputting the address of final data whose processing has been completed.例文帳に追加

ＤＳＰコア１１は処理を完了している最終データのアドレスを出力する処理アドレス出力回路１２を有する。 - 特許庁

Thereby, a CPU core 2 can simultaneously transfer two data from the built-in memory to the DSP engine 3.例文帳に追加

これにより、ＣＰＵコア（２）は内蔵メモリから２個のデータを同時にＤＳＰエンジン（３）に転送可能にされる。 - 特許庁

To speed up digital signal processing in a microcomputer in which a DSP engine is mounted on a single LSI chip together with a CPU core.例文帳に追加

ＣＰＵコアと共にＤＳＰエンジンを一つのＬＳＩに搭載したマイクロコンピュータにおけるディジタル信号処理を高速化する。 - 特許庁

A DSP core 170 performs processing 1 according to the main routine start request START, performs processing 2 according to the interruption request IRQ, and performs the processing 2 as interruption processing for the processing 1 if the DSP core 170 is performing processing 1 when the interruption request IRQ is given.例文帳に追加

ＤＳＰコア１７０は、メインルーチン起動要求ＳＴＡＲＴに応じて処理１を実行するとともに、割り込み要求ＩＲＱに応じて処理２を実行し、割り込み要求ＩＲＱが与えられたときに処理１を実行している場合には処理１に対する割り込み処理として処理２を実行する。 - 特許庁

Status information collected in the process of processing in a DSP core 11 for controlling communications according to command information from a host CPU 3 is written from the DSP core side into a dual port RAM 12 to be simultaneously read from the host CPU side.例文帳に追加

ホストＣＰＵ３からのコマンド情報にしたがって通信を制御するＤＳＰコア１１での処理の過程で収集した状況情報を、ＤＳＰコア側からデュアルポートＲＡＭ１２に書き込み、同時にホストＣＰＵ側から読み出し可能とする。 - 特許庁

This architecture is composed of 8 multiplication accumulation hardware units, which are connected in parallel and have their paths selected and depends upon a DMA controller 120 to retrieve and write back data from and to a DSP memory without having a DSP core 110 intervene.例文帳に追加

このアーキテクチャは、並列に接続されて経路選択され多重化された８個の乗算累算ハードウエア・ユニットからなり、ＤＭＡコントローラ１２０に依存し、ＤＳＰコア１１０が介入することなくＤＳＰメモリとの間でデータの検索および書戻しを行う。 - 特許庁

To solve the problem that it is necessary to control the operation of a DMAC for data transfer instruction as well as a processing operation in a processing part in a DSP core in a DSP sub-system, so that the load is increased due to improvement in a processing speed, thereby preventing high speed operation.例文帳に追加

ＤＳＰサブシステムでは、ＤＳＰコアには処理部での処理動作以外に、データ転送指示のためのＤＭＡＣの動作制御を行う必要があるため、処理速度向上の負荷となっており、高速化の妨げとなっている。 - 特許庁

A digital signal processor DSP for performing decoding is provided with an extended core having a transition metric calculation unit 153 for calculating transition metric value of encoder trellis(ET) for outputting to storages 101, 102 of the DSP, and for outputting to a unit 154 for performing Log-MAP add-compare-select operation.例文帳に追加

復号化を行なうディジタル信号プロセッサＤＳＰが、ＤＳＰの記憶装置１０１、１０２への出力、またＬｏｇ−ＭＡＰ加算−比較−選択ユニット１５４への出力のために、エンコーダトレリス（ＥＴ）の遷移メトリック値計算ユニット１５３を有する拡張コアを備える。 - 特許庁

On the circuit formation surface of a semiconductor chip 20, a CPU core 1, a DSP core 2, an analog circuit 3, an analog/digital conversion circuit 4, a memory (ROM/RAM) 5, and a logic circuit 6 are subjected to divisional formation.例文帳に追加

半導体チップ２０の回路形成面に、ＣＰＵコア１と、ＤＳＰコア２と、アナログ回路３と、アナログ・ディジタル変換回路４と、メモリ（ＲＯＭ／ＲＡＭ）５と、ロジック回路６とを分割形成する。 - 特許庁

In the data access between a CPU core 101 and a DSP core 102 at different operating speeds, a single port RAM 106 becomes the repeater of data access.例文帳に追加

動作速度が相違しているＣＰＵコア１０１とＤＳＰコア１０２間のデータアクセスにおいて、シングルポートＲＡＭ１０６がデータアクセスの中継装置となる。 - 特許庁

A digital signal processor 1 consists of a download interface 11, a DSP core 12, a program memory 13, a data memory 14, a peripheral circuit 15, and a key code memory 16, which are connected with each other via internal buses.例文帳に追加

デジタル信号処理装置１は、ダウンロードインターフェース１１、ＤＳＰコア１２、プログラムメモリ１３、データメモリ１４、周辺回路１５、キーコードメモリ１６から構成され、それぞれ内部バスで接続されている。 - 特許庁

When no interruption signal is inputted, a DSP core 3 performs a digital signal processing by executing a main routine 41 as being operated according to the internal clock I-Clk1.例文帳に追加

ＤＳＰコアは、割り込み信号の入力が無い場合、内部クロックＩ＿Ｃｌｋ_1 に従って動作しつつ、メインルーチン４１を実行して、デジタル信号処理を行う。 - 特許庁

When the interruption signal is inputted, the DSP core performs an interruption processing by executing an interruption processing routine 42 or 43 as being operated according to the internal clock I-Clk2 or I-Clk3.例文帳に追加

ＤＳＰコアは、割り込み信号の入力が有った場合、内部クロックＩ＿Ｃｌｋ_2 またはＩ＿Ｃｌｋ_3 に従って動作しつつ、割り込み処理ルーチン４２または４３を実行して、割り込み処理を行う。 - 特許庁

When the digital servo is constituted in the above-mentioned way, the cost increased of the circuit 14 can be prevented by commonly using a computing element between the circuit 14 and a DSP core 6.例文帳に追加

また、上記の構成にした時に、ＤＳＰコア６で使用する演算器と、フィルタ演算回路１４で使用する演算器とを共用にすることによって、回路のコストアップを防ぐことができる。 - 特許庁

An operation confirmation program is prepared separately from a general operation program, and it is executable from the BOOT processing of DSP to perform the check of a DSP core and the check of an internal memory or resistor.例文帳に追加

通常動作用とは別に動作確認用プログラムを用意し、ＤＳＰのＢＯＯＴ処理から実行可能なようにし、ＤＳＰコアのチェックと内部メモリ、レジスタのチェックを行うようにし、前記ＤＳＰコアのチェックは、ＤＳＰ内部で使用する関数のチェック、ＤＭＡ転送を使用したチェック、レジスタのチェックなどＤＳＰの機能に応じたものとする。 - 特許庁

To improve processing efficiency by shortening a wait time in performing read access to an external device as regards a processor equipped with a DSP core including a CPU or a DSP, and connected via a bus controller to an external bus, and configured to perform the read access to the external device connected to the external bus.例文帳に追加

本発明はＣＰＵまたはＤＳＰを含むＤＳＰコアを備えバスコントローラを介して外部バスと接続され，外部バスに接続された外部装置に対してリードアクセスを行うプロセッサに関し，外部デバイスにリードアクセスを行う際のウエイト時間を短縮して処理能率を向上することを目的とする。 - 特許庁

The single SoC independent multiprocessor subsystem core can execute a multi-threading operation process for an SoC device when it is structured as a DSP, a hybrid ASIC or a network processing structure.例文帳に追加

単一のＳｏＣ独立マルチプロセッサ・サブシステム・コアは、ＤＳＰ、コプロセッサ、ハイブリッドＡＳＩＣまたはネットワーク処理構成として構成されるとき、ＳｏＣデバイスのためのマルチスレッド化オペレーション処理を実行することができる。 - 特許庁

A portable telephone set 10 relating to this invention is provided with a BBE unit 21 whose core is a host CPU 11, an application unit 26 whose core is an application processor (high-speed arithmetic processor such as DSP) and an interface(I/F) 25 transferring the data of the BBE unit 21 and the application unit 26.例文帳に追加

本発明に係る携帯電話機１０には、ホストＣＰＵ１１を中核とするＢＢＥユニット２１と、アプリケーションプロセッサ（ＤＳＰ等の高速演算処理装置）を中核とするアプリケーションユニット２６と、ＢＢＥユニット２１とアプリケーションユニット２６のデータのやり取りを行うインタフェース（Ｉ／Ｆ）２５と、が示されている。 - 特許庁