意味 | 例文 (11件) |
Ddr2とは 意味・読み方・使い方
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意味・対訳 DDR2 SDRAMとは、SDRAM規格のメモリのうち、DDR SDRAMに比べてより高速に動作することが可能なメモリのことである。
遺伝子名称シソーラスでの「Ddr2」の意味 |
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DDR2
human | 遺伝子名 | DDR2 |
同義語(エイリアス) | CD167b antigen; Discoidin domain receptor 2; TYRO10; TKT; Neurotrophic tyrosine kinase, receptor-related 3; NTRKR3; Discoidin domain-containing receptor 2 precursor; Receptor protein-tyrosine kinase TKT; discoidin domain receptor family, member 2; Tyrosine-protein kinase TYRO 10; MIG20a | |
SWISS-PROTのID | SWISS-PROT:Q16832 | |
EntrezGeneのID | EntrezGene:4921 | |
その他のDBのID | HGNC:2731 |
mouse | 遺伝子名 | Ddr2 |
同義語(エイリアス) | tyro10; CD167b antigen; Tyro10; Tkt; Discoidin domain receptor 2; Ntrkr3; AW495251; Neurotrophic tyrosine kinase, receptor-related 3; Receptor protein-tyrosine kinase TKT; Discoidin domain-containing receptor 2 precursor; Tyrosine-protein kinase TYRO 10; discoidin domain receptor family, member 2 | |
SWISS-PROTのID | SWISS-PROT:Q62371 | |
EntrezGeneのID | EntrezGene:18214 | |
その他のDBのID | MGI:1345277 |
rat | 遺伝子名 | Ddr2 |
同義語(エイリアス) | Tyro10; discoidin domain receptor family, member 2 | |
SWISS-PROTのID | --- | |
EntrezGeneのID | EntrezGene:83573 | |
その他のDBのID | RGD:619855 |
yeast | 遺伝子名 | DDR2 |
同義語(エイリアス) | YOL052BC; Protein DDR2 precursor; YOL053C-A; YOL052C-A; DDRA2 | |
SWISS-PROTのID | SWISS-PROT:P89113 | |
EntrezGeneのID | EntrezGene:854104 | |
その他のDBのID | SGD:S000005413 |
zfish | 遺伝子名 | ddr2 |
同義語(エイリアス) | si:ch211-193c2.1; discoidin domain receptor family, member 2 | |
SWISS-PROTのID | --- | |
EntrezGeneのID | EntrezGene:565333 | |
その他のDBのID | ZFIN:ZDB-GENE-041210-162 |
本文中に表示されているデータベースの説明
- SWISS-PROT
- スイスバイオインフォマティクス研究所と欧州バイオインフォマティクス研究所によって開発・運営されているタンパク質のアミノ酸配列のデータベース。
- EntrezGene
- NCBIによって運営されている遺伝子データベース。染色体上の位置、配列、発現、構造、機能、ホモロジーデータなどが含まれている。
- HGNC
- HUGO遺伝子命名法委員会により運営される、ヒト遺伝子に関するデータベース。
- MGI
- 様々なプロジェクトによる、研究用マウスの遺伝的・生物学的なデータを提供するデータベース。
- RGD
- ウィスコンシン医科大学により運営される、ラットの遺伝子・ゲノム情報のデータベース。
- SGD
- スタンフォード大学医学部内で運営されている、出芽酵母の一種のSaccharomyces cerevisiaeの生態や遺伝子情報に関するデータベース。
- ZFIN
- ゼブラフィッシュ遺伝子命名法委員会により運営されている、研究用の淡水魚ゼブラフィッシュの遺伝子・ゲノム情報のデータベース。
「Ddr2」を含む例文一覧
該当件数 : 11件
To adjust the impedance of an output buffer in a DDR2 memory through the use of an OCD impedance adjusting function from the side of a memory controller.例文帳に追加
メモリコントローラ側からOCDインピーダンス調整機能を用いたDDR2メモリの出力バッファのインピーダンス調整を行う。 - 特許庁
A DDR2 memory 13 is directly mounted on a control substrate 1.例文帳に追加
DDR2メモリ13はコントロール基板1に直接実装されている。 - 特許庁
A data strobe signal DQS is set to a single mode in the DDR2 (320).例文帳に追加
また、データストローブ信号DQSは、DDR2(320)においてシングルモードに設定される。 - 特許庁
The memory controller 200 makes the mobile DDR 310 and the DDR2 (320) operate with timing which conforms to the upper limit-lower operational frequency of the operational frequencies of the mobile DDR 310 and DDR2 (320).例文帳に追加
メモリコントローラ200はモバイルDDR310およびDDR2(320)のうち動作周波数の上限が低い方の動作周波数に合わせたタイミングにより動作させる。 - 特許庁
As the DDR2 (320) has a lower limit of operational frequency, only the mobile DDR 310 is used at the low-speed operations, and the mobile DDR 310 and the DDR2 (320) are both used when high-speed operations are required.例文帳に追加
また、DDR2(320)には動作周波数に下限があるため、低速動作時にはモバイルDDR310のみを使用して、高速動作が必要になるとモバイルDDR310およびDDR2(320)の両者が使用される。 - 特許庁
A memory 300 is composed of a mobile DDR 310 and a DDR2 (320) which have different interfaces and mixed together.例文帳に追加
異なるインターフェースを有するモバイルDDR310およびDDR2(320)が混在してメモリ300を構成する。 - 特許庁
The mobile DDR 310 and the DDR2 (320) are connected to the physical layer (PHY) block 220 of a memory controller 200 without signal termination.例文帳に追加
メモリコントローラ200の物理層(PHY)ブロック220にはモバイルDDR310およびDDR2(320)が信号終端せずに接続される。 - 特許庁
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「Ddr2」を含む例文一覧
該当件数 : 11件
Further, the FPGA8 including a damping resistor R1 is configured so that the damping resistor R1 does not operate when an imaging signal is outputted with the predetermined communication clock to the DDR2 memory 9.例文帳に追加
そして、FPGA8は、ダンピング抵抗R1を備え、撮像信号を所定の通信クロックでDDR2メモリ9に出力するときに、ダンピング抵抗R1を動作させないように構成される。 - 特許庁
The CC function is extendable to future DDR2 and DDR3 operating requirements in which latency of higher frequency modes will increase due to the shift from 2 bit pre-fetch to 4 and 8 bit pre-fetch architecture.例文帳に追加
CC機能は、2ビット先取りから4および8ビット先取りアーキテクチャへのシフトによって、高周波数モードの待ち時間が増加することになる、将来のDDR2およびDDR3オペレーティング要件に拡張可能である。 - 特許庁
When the SDRAM is for DDR2, the output signal outputted by an output circuit 15 is outputted as a main output signal to the output terminal 17 and the output signal outputted by the output circuit 14 becomes a subordinate output signal to adjust the slew rate or output current value of the main output signal, or the impedance of the output terminal viewed from outside.例文帳に追加
また、SDRAMがDDR2用である場合には、出力回路15から出力される出力信号が主の出力信号となって出力端子17に出力されると共に、出力回路14から出力される出力信号が従の出力信号となって主の出力信号のスルーレートあるいは出力電流値、もしくは出力端子の外部から見たインピーダンスを調整するように動作する。 - 特許庁
A memory array part as a DRAM or an SRAM is provided in the package of a memory IC chip as a semiconductor memory device, and in addition to this, a plurality of interface modules corresponding to various memory types such as an SDR, a DDR, a DDR2...a DDR(n), the SRAM, a DPRAM, a FIFO are also provided.例文帳に追加
半導体メモリ装置としてのメモリICチップのパッケージ内に、DRAM又はSRAMとしてのメモリアレイ部が設けられていることに加え、例えばSDR、DDR、DDR2・・・DDR(n)、SRAM、DPRAM、FIFO等の各種のメモリタイプに応じた複数のインターフェースモジュールも設けられているようにする。 - 特許庁
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