To provide a bus system capable of transmitting n-bit data.例文帳に追加

ｎビットのデータを伝送できるバス・システムを提供する。 - 特許庁

At least either a 10 bit address bus 26 or a 10 bit data bus 27 is configured of the signal line of parallel communication.例文帳に追加

10ビットアドレスバス２６と10ビットデータバス２７の少なくとも一方を、パラレル通信の信号線で構成する。 - 特許庁

To control selection of a data bus, to connect a data flow and to attain the reconnection without changing the control logic by giving the input control to a multi-bit/multi-bus selector via an input data bus and generating an output data bus signal, a data effective signal and an orthogonal check signal.例文帳に追加

データ経路選択を制御し、データフローを接続し、制御論理に変更を加えることなく再接続することを可能にするための多ビット多重バス・セレクタ論理を提供する。 - 特許庁

Data to be written into a cell is input via a data bus DB1 and a data bar bus DBB1, so as to be transmitted to a main bit line.例文帳に追加

セルに書込むデータがデータバスＤＢ１とデータバーバスＤＢＢ１を介して入力され、メインビットラインへ伝達される。 - 特許庁

Data bus performs read-out and writing of the data bit with the memory module.例文帳に追加

データバスは、メモリモジュールとの間でデータビットの読み出および書き込みを行う。 - 特許庁

A data input and output circuit having a first bidirectional bus and a second bidirectional bus for transmitting and receiving the data bit is provided.例文帳に追加

前記データビットを送受信するための第1の双方向バスおよび第2の双方向バスを有するデータ入力出力回路が提供される。 - 特許庁

On the data bus of another bit, the value of the data outputted from the RAM 1 is still held with the bus latch 12.例文帳に追加

他のビットのデータバスは、依然ＲＡＭ１から出力されたデータの値がバスラッチ１２によって保持されている。 - 特許庁

A first code analyzer compresses and encodes a history of multi-bit data appearing in a data bus or an address bus of a first microprocessor.例文帳に追加

第１の符号解析器は、第１のマイクロプロセッサのアドレスバスまたはデータバスに現れる多ビットデータの履歴を、圧縮して符号化する。 - 特許庁

A main data bus (1) used commonly for first and second data bit width and a main data bus (2) used only for the second data bit width are arranged for a memory array.例文帳に追加

メモリアレイに対して、第１および第２のデータビット幅に対し共通に用いられるメインデータバス（１）と、第２のデータビット幅においてのみ用いられるメインデータバス（２）を配置する。 - 特許庁

To drastically reduce man-hours for inspecting a semiconductor memory having a (m×n)-bit wide data bus.例文帳に追加

ｍ×ｎビットワイドデータバスを有する半導体記憶装置の試験工数を大幅に短縮する。 - 特許庁

The bus controller 11 changes the bus size according to the control signal and executes data transfer with the abnormal bit avoided.例文帳に追加

バス制御装置１１は、この制御信号に従ってバスサイズを変更し、異常ビットを回避したデータ転送を行う。 - 特許庁

When data is written, one bit line BLXn is connected to one data bus DBX through transistors 41 and 42, and the other bit line BLZn is connected to the other data bus DBZ through transistors 43 and 44.例文帳に追加

データ書き込み時に、トランジスタ４１，４２を介して、一方のデータバスＤＢＸに一方のビット線ＢＬＸｎが接続され、トランジスタ４３，４４を介して、他方のデータバスＤＢＺに他方のビット線ＢＬＺｎが接続される。 - 特許庁

Also, this portable electronic equipment is provided with a bit width conversion part for converting the data received by the data bus into data with predetermined bit width in order to achieve a bus width adjusting function.例文帳に追加

また、バス幅調整機能を実現するため、データバスで受信したデータを予め決められたビット幅のデータへと変換するビット幅変換部を設ける。 - 特許庁

To transfer data in a bit unit convenient for demodulating the channel bit of an address or the channel bit of data from a decoding part in a demodulation part when transferring data by a common data bus.例文帳に追加

復号部からアドレスのチャネルビットとデータのチャネルビットを共有のデータバスでデータ転送するとき、復調部でどちらを復調するにも都合の良いビット単位でのデータ転送を可能とする。 - 特許庁

To provide a data bus control device enabling reduction of variation in signal delay amount between bits in a data bus when devices different in bit width are connected to a common data bus.例文帳に追加

共通のデータバスにビット幅が異なるデバイスを接続するとき、データバスにおけるビット間の信号遅延量のばらつきを少なくすることが可能となるデータバス制御装置を提供する。 - 特許庁

To provide a technology for transferring data in a bus width in a system even if there is a difference between a bit width of a bus for constituting the system and the bit number of a minimum unit of the data treated by a transmitter.例文帳に追加

システムを構成するバスのビット幅と送信元が扱うデータの最小単位のビット数とに食い違いがあっても、システムにおけるバス幅で転送が行える為の技術を提供すること。 - 特許庁

The M bit data latched in the data input register is loaded in sense and latch blocks through a data bus.例文帳に追加

前記データ入力レジスタにラッチされたＭビットデータは、データバスを通じて感知及びラッチブロックにロードされる。 - 特許庁

In the pre-charge state of the SDRAM 7, 16 bit data (the address 0 data) on the data bus are written to a flash ROM 8.例文帳に追加

また、このＳＤＲＡＭ７のプリチャージ状態のときに、データバス上にある１６ｂｉｔのデータ（アドレス０データ）をフラッシュＲＯＭ８に書き込む。 - 特許庁

Data communication is carried out via a second data bus 22 of the second bit width in between the data storing part 18 and the information processing unit 12.例文帳に追加

データ記憶部１８と情報処理装置１２との間では、第二のビット幅の第二データバス２２を介してデータ通信が行われる。 - 特許庁

Consequently, applied voltage difference between a pair of global write-data bus GWDBP is transmitted to each of a pair of write-data bus LWDBPk, a pair of bit line BLP, a pair of read-data bus LRDBP, and a pair of global read-data bus GRDBP without switching a mode.例文帳に追加

この結果、グローバルライトデータバス対ＧＷＤＢＰ間に印加された電圧差は、ライトデータバス対ＬＷＤＢＰｋ、ビット線対ＢＬＰ、リードデータバス対ＬＲＤＢＰ、およびグローバルリードデータバス対ＧＲＤＢＰの各々へ、モード切換を伴うことなく伝達される。 - 特許庁

Further, the data bus line has a global data bus line and plural local data bus lines which can be connected to the above, in the case of such constitution that a pair of bit lines is connected selectively to the local data bus line, at the stress test mode, more data bus lines are connected to the global data bus lines than that of at the normal write-in mode.例文帳に追加

更に、データバス線が、グローバルデータバス線とそれに接続可能な複数のローカルデータバス線とを有し、ビット線対は、ローカルデータバス線に選択的に接続される構成の場合は、前記ストレス試験モード時に、通常の書き込みモード時より多くのローカルデータバス線がグローバルデータバス線に接続される。 - 特許庁

A check bit adding circuit 23 adds a check bit to data from the exclusive OR circuit 22, the latch circuit 24 latches data from the check bit adding circuit 23 and transfers it to a module B3 via the high speed bus 10.例文帳に追加

チェックビット付加回路２３は排他的論理和回路２２からのデータにチェックビットを付加し、ラッチ回路２４はチェックビット付加回路２３からのデータをラッチして高速バス１００を介してモジュールＢ３に転送する。 - 特許庁

A memory controller for controlling a plurality of memories which time-share an address and data expresses addresses of a data bus width not less than that of a first memory by the data bus bit of a second memory, expresses addresses of a data bus width not less than that of the second memory by the data bus bit of the first memory, and concurrently accesses the plurality of memories.例文帳に追加

アドレスとデータを時分割で共有する複数のメモリを制御するメモリ制御装置は、第１のメモリのデータバス幅以上のアドレスを第２のメモリのデータバスビットで表現し、第２のメモリのデータバス幅以上のアドレスを第１のメモリのデータバスビットで表現して、複数のメモリに同時アクセスする。 - 特許庁

Packetized data, which is (N×I)-byte data generated by gathering M pieces of (K+L)-bit data obtained by adding L-bit dummy data to the K-bit data, wherein L and M are variably set depending on K, is inserted in a data field of the received packet through the serial bus.例文帳に追加

シリアルバスを介して受信したパケットのデータフィールドには、Ｋビットのデータに対してＬビットのダミーデータを付加することで得られる（Ｋ＋Ｌ）ビットのデータが、Ｍ個ずつ集まった（Ｎ×Ｉ）バイトのデータであって、Ｋに応じてＬ及びＭが可変に設定されるパック化データが挿入される。 - 特許庁

The copier system has a data bus width of a nonvolatile memory smaller than a data bus width of the copier system, and prevents the erroneous writing of the data without executing writing as long as a bit does not coincide with a preset authenticating code by setting the bit of a data bus unconnected with the nonvolatile memory as a bit for the writing authenticating code.例文帳に追加

不揮発性メモリのデータバス幅が、複写機システムのデータバス幅より小さい複写機システムにおいて、不揮発性メモリの接続されていないデータバスのビットを書き込み認証用コード用のビットとし、あらかじめ設定してある認証コードと一致しない限りは書き込みを行わないとすることで、データの誤書き込みを防止する。 - 特許庁

In a known bus protocol, each transmission of the data bit is performed by a handshake signal to make data transmission slow.例文帳に追加

既知のバスプロトコルでは、データビットの各伝送はハンドシェーク信号によりなされ、データ伝送が遅くなる。 - 特許庁

The number of input/output data bits in the trace mode of this built-in trace memory is set to be the natural number times of the bit width of an internal data bus 25.例文帳に追加

この内蔵トレースメモリのトレースモード時の入出力データビット数を内部データバス（２５）のビット幅の自然数倍に設定する。 - 特許庁

A path setting circuit (122) changing over a data transfer path according to the effective transfer data bit width is provided between a data bus (96) and an orthogonal memory cell array (110), and a writing area is set by read/write circuits (113a-113d) according to the bit width of the data transferred through the bus.例文帳に追加

データバス（９６）を直交メモリセルアレイ（１１０）の間に、有効転送データビット幅に応じてデータ転送経路を切換える経路設定回路（１２２）を設け、バスを転送されるデータのビット幅に応じて書込領域をリード／ライト回路（１１３ａ−１１３ｄ）により設定する。 - 特許庁

To normally execute access to a memory with specified bit width by sharing a control line even in the case of a data bus with bit width equal to or less than the specified bit width by simple structure.例文帳に追加

簡単な構成で所定のビット幅以下のデータバスであっても制御ラインを共有して所定のビット幅のメモリに対するアクセスを正常に実行させることである。 - 特許庁

A read cache status is compared with update data, and it is determined that registered contents are cleared when an effective bit is changed from an effective bit to an ineffective bit to output a snoop bus request for "clearing a duplicated address array contents".例文帳に追加

読み出されたキャッシュステータスと更新データとを比較し、有効ビットが有効から無効に変化した場合は登録内容をクリアしたと判断し、「複製アドレスアレイ内容をクリア」するスヌープバス要求を発行する。 - 特許庁

A comparator 701 of each bus compares data resent through the bus with data stored in the error data storage register 702 by bit, to output a bitwise comparison result as error information.例文帳に追加

各バスの比較器７０１は、そのバスで再送されるデータと、エラーデータ記憶レジスタ７０２に記憶されているデータとをビット単位で比較し、ビット単位の比較結果をエラー情報として出力する。 - 特許庁

When the data length of an Exp-Golomb coded data does not exceed a bus bit length, the entire coded data are output to the bus at one time.例文帳に追加

Ｅｘｐ−Ｇｏｌｏｍｂ符号化されたデータのデータ長がバスのビット長を超えない時は、符号化されたデータの全てを１回でバスに出力する。 - 特許庁

A data converter 27 is accessible in a bit parallel word serial format from a data bus 26 side, and is constituted of a plurality of basic data converters accessible in the bit serial word parallel format from an internal bus 25 side.例文帳に追加

データ変換器２７は、データバス２６側からビットパラレル・ワードシリアル形式でアクセス可能であり、内部バス２５側からビットシリアル・ワードパラレル形式でアクセス可能な複数面の基本データ変換器によって構成される。 - 特許庁

According to this, the address bit position of the memory failure resulted from the address bus can be specified from the data finally calculated.例文帳に追加

これらを行うことにより最終的に計算されたデータからアドレスバスに起因するメモリ不良のアドレスビット位置が特定できる。 - 特許庁

These bit line, data bus line, match line and the ground line are arranged on a wiring layer which is above a capacitor arrangement layer.例文帳に追加

ビットライン、データバスライン、マッチライン、及びグランドラインが、キャパシタの配置された層よりも上の配線層に配置されている。 - 特許庁

To realize a multilevel voltage signal bus interface circuit, with which bus width (number of signal lines) is reduced by converting n-bit parallel data to the multilevel voltage signals of 2-squared stages and supplying them to a bus, with a simple configuration, and to surely switch inputting/outputting to the bus.例文帳に追加

ｎビットパラレルデータを２のｎ乗段階の多値電圧信号に変換してバスに供給することでバス幅（信号線数）を低減する多値電圧信号バスインタフェース回路を簡易な構成で実現するとともに、バスに対する入出力の切替を確実に行なえるようにする。 - 特許庁

In the interface card 10, a data storage part 18 is provided, which is connected to a first data bus 20 of a first bit width (for example, 16-bit width) and in which data for a larger second bit width (for example, 32-bit width) than the first bit width can be accumulated.例文帳に追加

インタフェースカード１０は、第一のビット幅（例えば１６ビット幅）の第一データバス２０に接続され第一のビット幅より大きな第二のビット幅（例えば３２ビット幅）分のデータを蓄積可能なデータ記憶部１８を備える。 - 特許庁

A DSP 2 writes specified data in a specified address of an SDRAM 3 connected to the N-bit address bus and the data bus followed by reading.例文帳に追加

ＤＳＰ２は、Ｎビットのアドレスバス、データバスに接続されているＳＤＲＡＭ３に対して特定のアドレスに特定のデータを書き込んだ後、読み込みを行う。 - 特許庁

To surely transfer trace data for debugging to an external debugger without being late for the data transfer speed of a tracing source even though a bus clock frequency is accelerated and a bus bit width becomes large.例文帳に追加

バスクロック周波数が高速化したり、バスビット幅が大きくなっても、トレース元のデータ転送速度に遅れることなく、デバッグ用のトレースデータを確実に外部デバッガに受け渡す。 - 特許庁

At a system bus control unit 60, bus connections to the orthogonal transform memories and address sequences are updated, according to data bit widths, and data are transferred accordingly.例文帳に追加

システムバス側制御部（６０）において、これらの直交変換メモリとの間でバス接続およびアドレスシーケンスをデータビット幅に応じて更新して、順次データを転送する。 - 特許庁

Each memory segment 11 has a second data bus DQAn including a larger number of signal lines than the first data bus DQn wherein the signal lines are connected with respective bit lines of a memory sub-array 13.例文帳に追加

各メモリセグメント１１は第１のデータバスＤＱｎよりも信号線の本数が多い第２のデータバスＤＱＡｎを備え、この信号線はメモリサブアレイ１３のビット線とそれぞれ接続されている。 - 特許庁

With two of the bit lines MBL11 to MBL6 paired, there are multiplexer circuits T1 to T12 to be selectively connected with a data bus pair of DB1 and DB2, and sense amplifiers AMP 1 and AMP 2 are connected to the data bus pair of DB1 and DB2 respectively.例文帳に追加

ビット線MBL1〜MBL6の２本を１組として、デ−タバス対DB1、DB2と選択的に接続させるマルチプレクサ回路T1〜T12があり、デ−タバス対DB1、DB2の夫々にはセンスアンプAMP1、AMP2が接続される。 - 特許庁

A second code analyzer compresses and encodes a history of multi-bit data appearing in a data bus or an address bus of a second microprocessor in the same procedure as that in the first code analyzer.例文帳に追加

第２の符号解析器は、第２のマイクロプロセッサのアドレスバスまたはデータバスに現れる多ビットデータの履歴を、前記第１の符号解析器における手順と同一手順により圧縮して符号化する。 - 特許庁

More pairs of bit lines are simultaneously connected to a data bus line at the time of a stress test mode than that at the time of a normal write-in mode, and voltage of a H level and a L level are applied to a pair of bit line simultaneously connected from a write-in amplifier connected to the data bus line.例文帳に追加

ストレス試験モードの時に、通常の書き込みモード時より多くのビット線対がデータバス線に同時に接続され、データバス線に接続された書き込みアンプから同時接続されたビット線対にＨレベルとＬレベル電圧を印加する。 - 特許庁