clock sとは 意味・読み方・使い方

To provide a method for making brightness on a tubular surface uniform without generating an S shape distortion by performing lineality correction of a reverse S shape distortion caused by using excessive S shape correction through the use of a signal system by clock modulation.例文帳に追加

過度のS字補正を用いることによって生じた逆のS字歪みを、クロック変調による信号系でリニアリティー補正することにより、S字歪みを生じずに、管面の明るさを均一化する方法を提供するものである。 - 特許庁

The slave units S-1 to S-(n-1) at positions other than the lowest position respond to the phase correction request signal, and each clock signal is initialized for synchronizing with the clock signal of the slave unit S-n at the lowest position.例文帳に追加

最下位以外のスレーブユニットＳ−１〜Ｓ−（ｎ−１）はこの位相補正要求信号に応答し、各自のクロック信号を、最下位のスレーブユニットＳ−ｎのクロック信号に同期させるよう初期化する。 - 特許庁

A start signal S and a clock signal CK are inputted to the D flip-flop 41.例文帳に追加

Ｄフリップフロップ４１にはスタート信号Ｓ、クロック信号ＣＫが入力される。 - 特許庁

A phase detector 30 detects a phase difference between the extracted clock signal CLK-B and a system clock signal CLK-S.例文帳に追加

位相検出部３０は、抽出されたクロック信号ＣＬＫ−Ｂとシステムクロック信号ＣＬＫ−Ｓとの位相差を検出する。 - 特許庁

A pseudo random number generation circuit 12 operated in the same phase with a delay inverted clock signal U obtained by inverting the delay clock signal Z generates a delay clock selection signal S.例文帳に追加

遅延クロック信号Ｚを反転させた遅延反転クロック信号Ｕと同位相で動作する擬似乱数生成回路１２は、遅延クロック選択信号Ｓを生成する。 - 特許庁

To obtain other reference frequency clock having a relation of predetermined ratio to one reference frequency clock using a PLL circuit with a sufficient S/N ratio regardless of limitation on the S/N ratio of noise floor.例文帳に追加

ＰＬＬ回路を用いて、基準周波数クロックと所定比の関係にある、他の基準周波数クロックを、ノイズフロアのＳ／Ｎの制限に関わらず、十分なＳ／Ｎで得ること。 - 特許庁

The S-P conversion part 2 has the number of conversion bits fixed and is configured to be able to change conversion speed by an operation clock and uses a clock signal CLK outputted from the clock selection part 3 as the operation clock.例文帳に追加

また、Ｓ／Ｐ変換部２は、変換ビット数が固定されつつ、変換速度が動作クロックにより変更可能に構成され、クロック選択部３から出力されるクロック信号CLKを動作クロックとして用いる。 - 特許庁

As a result, as soon as a CCD drive clock CK is generated and outputted, a signal processing clock S/H and an A/D clock, whose phase and modulation period are controlled, are generated and outputted.例文帳に追加

その結果、ＣＣＤ駆動クロックＣＫの生成出力と同時に、位相・変調周期が制御された信号処理クロックＳ／Ｈ及びＡ／Ｄクロックの生成出力が行われる。 - 特許庁