「clock s」に関連した英語例文の一覧と使い方 - Weblio英語例文検索

And at the time of reading out data, the sense amplifier circuits S/A0 and S/A1 are activated alternately synchronizing with a clock signal.例文帳に追加

そして、データ読み出し時、センスアンプ回路Ｓ／Ａ０、Ｓ／Ａを、クロック信号に同期して交互に活性化させる。 - 特許庁

To obtain a 2nd clock with sufficient S/N regardless of the restriction of S/N of a noise floor by a clock generation system which inputs a 1st clock, generates a 2nd clock of frequency in specific-ratio relation with the frequency of the 1st clock, and uses PLL circuits.例文帳に追加

第１クロックを入力とし、この第１クロックの周波数と所定比の関係にある周波数の第２クロックを発生する、ＰＬＬ回路を用いたクロック生成システムにおいて、ノイズフロアのＳ／Ｎの制限に関わらず、十分なＳ／Ｎの第２クロックを得ること。 - 特許庁

To provide a method for making brightness on a tubular surface uniform without generating an S shape distortion by performing lineality correction of a reverse S shape distortion caused by using excessive S shape correction through the use of a signal system by clock modulation.例文帳に追加

過度のS字補正を用いることによって生じた逆のS字歪みを、クロック変調による信号系でリニアリティー補正することにより、S字歪みを生じずに、管面の明るさを均一化する方法を提供するものである。 - 特許庁

The slave units S-1 to S-(n-1) at positions other than the lowest position respond to the phase correction request signal, and each clock signal is initialized for synchronizing with the clock signal of the slave unit S-n at the lowest position.例文帳に追加

最下位以外のスレーブユニットＳ−１〜Ｓ−（ｎ−１）はこの位相補正要求信号に応答し、各自のクロック信号を、最下位のスレーブユニットＳ−ｎのクロック信号に同期させるよう初期化する。 - 特許庁

A start signal S and a clock signal CK are inputted to the D flip-flop 41.例文帳に追加

Ｄフリップフロップ４１にはスタート信号Ｓ、クロック信号ＣＫが入力される。 - 特許庁

A phase detector 30 detects a phase difference between the extracted clock signal CLK-B and a system clock signal CLK-S.例文帳に追加

位相検出部３０は、抽出されたクロック信号ＣＬＫ−Ｂとシステムクロック信号ＣＬＫ−Ｓとの位相差を検出する。 - 特許庁

A pseudo random number generation circuit 12 operated in the same phase with a delay inverted clock signal U obtained by inverting the delay clock signal Z generates a delay clock selection signal S.例文帳に追加

遅延クロック信号Ｚを反転させた遅延反転クロック信号Ｕと同位相で動作する擬似乱数生成回路１２は、遅延クロック選択信号Ｓを生成する。 - 特許庁

To obtain other reference frequency clock having a relation of predetermined ratio to one reference frequency clock using a PLL circuit with a sufficient S/N ratio regardless of limitation on the S/N ratio of noise floor.例文帳に追加

ＰＬＬ回路を用いて、基準周波数クロックと所定比の関係にある、他の基準周波数クロックを、ノイズフロアのＳ／Ｎの制限に関わらず、十分なＳ／Ｎで得ること。 - 特許庁

The S-P conversion part 2 has the number of conversion bits fixed and is configured to be able to change conversion speed by an operation clock and uses a clock signal CLK outputted from the clock selection part 3 as the operation clock.例文帳に追加

また、Ｓ／Ｐ変換部２は、変換ビット数が固定されつつ、変換速度が動作クロックにより変更可能に構成され、クロック選択部３から出力されるクロック信号CLKを動作クロックとして用いる。 - 特許庁

As a result, as soon as a CCD drive clock CK is generated and outputted, a signal processing clock S/H and an A/D clock, whose phase and modulation period are controlled, are generated and outputted.例文帳に追加

その結果、ＣＣＤ駆動クロックＣＫの生成出力と同時に、位相・変調周期が制御された信号処理クロックＳ／Ｈ及びＡ／Ｄクロックの生成出力が行われる。 - 特許庁

A P/S conversion clock 7 having a fixed frequency and outputted from a clock generator 5 and a parallel signal clock 6 are inputted to a load signal generation circuit 1 and a load signal 9 is outputted.例文帳に追加

クロック発生器５からの固定周波数のパラレル／シリアル変換用クロック７とパラレル信号用クロック６は、ロード信号生成回路１に入力され、ロード信号９が出力される。 - 特許庁

By a pseudo-random number generation circuit 9 operating at a rising edge of a delay inversion clock signal U formed by inverting the delay clock signal Z, a delay clock selection signal S randomly selecting a delay clock signal from the delay clock signals X, Y, Z is generated.例文帳に追加

遅延クロック信号Ｚを反転させた遅延反転クロック信号Ｕの立ち上がりエッジで動作する擬似乱数生成回路９により、遅延クロック信号Ｘ，Ｙ，Ｚの中から遅延クロック信号をランダムに選択する遅延クロック選択信号Ｓを生成する。 - 特許庁

The slave S/H circuits 152, 154, 188, 190, 224 and 226 are operated at the 1/k-fold clock speed of the master S/H circuit.例文帳に追加

スレーブ・サンプル及びホールド回路１５２、１５４、１８８、１９０、２２４、２２６が、マスター・サンプル及びホールド回路のクロック速度の１／ｋ倍で動作する。 - 特許庁

This Moore type state machine 20 uses a clock synchronous memory 30, and data expressing a state S of the Moore type state machine 20 are stored in each address of the memory 30.例文帳に追加

クロック同期型メモリ３０を用い、このメモリ３０の各アドレスにムーア型ステートマシン２０の状態Sを表すデータを格納しておく。 - 特許庁

The circuit 70a accurately recognizes the value of every word from continuous signals CMP-S without a pause on the basis of 13.5 MHz data clock D-CLK supplied by a data clock output circuit 53.例文帳に追加

ＤＡ変換回路７０ａは、休止のない連続したコンポジット信号CMP-Sから、データクロック出力回路５３が供給する13.5MHzのデータクロックD-CLKにもとづいて、１ワードごとの値を正しく認識する。 - 特許庁

To improve clock calibration accuracy by preventing deterioration in the S/N at a receiver side in a clock calibration mode so as to relax the restriction of a system transmission distance.例文帳に追加

クロック校正モードにおける受信側でのＳＮ比劣化を防止しシステム伝送距離の制約を緩和しクロック校正精度を向上させる。 - 特許庁

When an address by which an ASIC 3 is accessed is inputted, a low level clock select signal S is outputted to the frequency divider 12, the clock selector 13, and the bus control state machine 14.例文帳に追加

ＡＳＩＣ３がアクセスされるアドレスでは、ローレベルのクロックセレクト信号Ｓが、分周器１２、クロックセレクタ１３、バス制御ステートマシン１４に出力される。 - 特許庁

The sampling clock impressing in the S/H circuit 14 is to have a signal with a sampling period as short as possible.例文帳に追加

Ｓ／Ｈ回路１４に印加するサンプリングクロックはサンプリング期間が出来るだけ短い信号にしておく。 - 特許庁

K slave sample/hold(S/H) circuits 114 and 118 are connected to the outputs of a master S/H circuit 104 and operated at a 1/k-fold clock speed.例文帳に追加

ｋ個のスレーブ・サンプル及びホールド回路１１４、１１８がマスター・サンプル及びホールド回路１０４の出力に接続され、クロック速度の１／ｋ倍で動作する。 - 特許庁

The video signals from the S/P circuit are written in the FIFO memories according to the writing clock signal, the video signals are read in the P/S circuit according to the read clock signals and outputted as SDTV serial digital signals.例文帳に追加

ＦＩＦＯメモリにＳ／Ｐ回路からの映像信号を書込みクロック信号に従って書込み、読出しクロック信号に従って映像信号をＰ／Ｓ回路に読出し、ＳＤＴＶシリアルデジタル信号として出力する。 - 特許庁

Such a phase as to maximize the cumulative value S(n) is selected as a phase of the sampling clock to be given to the ADC.例文帳に追加

累積値Ｓ(ｎ)を最大にする位相が、ＡＤＣに与えるべきサンプリングクロックの位相として選択される。 - 特許庁

Subscan chains between which the difference in the number of delay elements from a clock supply point S of the clock tree T is minimum (that is, the difference is one stage) are mutually connected.例文帳に追加

また、クロックツリーＴのクロック供給点Ｓからの遅延素子数の相対的な段数差が最小である（即ち、１段差の）サブスキャンチェーン同士を接続する。 - 特許庁

Output control of an address signal adr, and output control of ras#, cas#, we# are performed in synchronization with a modulation clock S-clk from a spread-spectrum clock generator.例文帳に追加

しかも、アドレス信号ａｄｒの出力制御及びｒａｓ＃，ｃａｓ＃，ｗｅ＃の出力制御は、スペクトラム拡散クロックジェネレータからの変調クロックＳ−ｃｌｋに同期して行われる。 - 特許庁

When an address by which a memory 2 is accessed is inputted, a high level clock select signal S is outputted from an address decoder 11, and a frequency divider 12 is stopped, and a clock signal CK is supplied from a clock selector 13 to a bus control state machine 14 as a bus clock BCK so that the memory 2 can be controlled.例文帳に追加

メモリ２がアクセスされるアドレスが入力されるとアドレスデコーダ１１からハイレベルのクロックセレクト信号Ｓが出力され、分周器１２が停止し、クロックセレクタ１３からクロック信号ＣＫがバスクロックＢＣＫとしてバス制御ステートマシン１４に供給され、メモリ２が制御される。 - 特許庁

One of six parallel-serial conversion circuits 51 synchronizes a parallel composite signal CMP-P with 8-bit width inputted in 13.5 MHz frequency with a bit clock B-CLK outputted by a data clock output circuit 52 and converts it into a serial composite CMP-S.例文帳に追加

６個の並列直列変換回路５１の一つは、13.5MHzの周波数で入力される８ビット幅の並列のコンポジット信号CMP-Pを、データクロック出力回路５２が出力するビットクロックB-CLKに同期して、直列のコンポジット信号CMP-Sへと変換する。 - 特許庁

A P/S converter 26 converts a 32-bit parallel output of an A/D converter 20 into a serial output according to a clock whose frequency is 52 times as high as that of a quantized clock 24 for sound data.例文帳に追加

Ｐ／Ｓ変換器２６は、音声データ用量子化クロック２４の５２倍の周波数のクロック２８に従いＡ／Ｄ変換器２０の３２ビットパラレル出力をシリアル化する。 - 特許庁

The frequency divider circuit 9 receives an input clock signal 20 and gives clock signals 21-24 to the 1:2 S/P conversion circuits, the D-FF circuits and the retiming circuit 8.例文帳に追加

分周回路９には、入力クロック信号２０が入力され、クロック信号２１〜２４を上述した１：２Ｓ／Ｐ変換回路、Ｄ−ＦＦおよびリタイミング回路８に入力する。 - 特許庁

After that, on the basis of the operation clock, a counter part 12 operates, so that shift pulses S/R1out to S/Rmout are outputted in turn from shift registers 121-1 to 121-m.例文帳に追加

次いで、この動作クロックに基づいてカウンタ部１２が動作することで、シフトレジスタ１２１−１〜１２１−ｍからシフトパルスＳ／Ｒ１ｏｕｔ〜Ｓ／Ｒｍｏｕｔが順に出力される。 - 特許庁

A P/S converting part 10 converts the multiplexed data signal Do1 into a 270 Mb/s serial data signal Do2 in accordance with a 270 MHz timing clock CL7 generated by a multiplying part 9.例文帳に追加

Ｐ／Ｓ変換部１０は、逓倍部９により生成された２７０ＭＨｚのタイミングクロックＣＬ７に応じて多重データ信号Ｄｏ１を２７０Ｍｂ／ｓのシリアルデータ信号Ｄｏ２に変換する。 - 特許庁

A PLL circuit 13 produces two sampling clock having the same period as the input signal and constant phase relation and outputs to the S/H circuit 11 and an S/H circuit 14.例文帳に追加

ＰＬＬ回路１３は、入力信号と同じ周期で位相関係が一定の２つのサンプリングクロックを生成し、Ｓ／Ｈ回路１１およびＳ／Ｈ回路１４に出力する。 - 特許庁

An input signal S(i) is sequentially captured by M (M=8) stages of shift registers 2 by a clock signal CLK1, in synchronism with its symbol rate.例文帳に追加

入力信号Ｓ(i) は、そのシンボルレートと同期したクロック信号ＣＬＫ_1 でＭ（Ｍ＝８）段のシフトレジスタ２に順次取り込まれる。 - 特許庁

The resolution of the observation image is made high by the increase of the number of samplings without increasing the frequency of the sampling clock S itself.例文帳に追加

サンプリングクロックＳ自体の周波数を大きくすることなく、サンプリング数の増加による観察画像の高解像度化を実現できる。 - 特許庁

A thermal head 5 has a ROM 51 for storing the head information, e.g. manufacturer code, head density and head resistance, and the P/S 151 at a head control section 15 provides the thermal head 5 and an S/P 152 with a transfer clock and data latch, and provides the thermal head 5 with print data in synchronism with the transfer clock.例文帳に追加

サーマルヘッド５は、メーカコード、ヘッド密度、ヘッド抵抗値等のヘッド情報を格納するＲＯＭ５１を有し、ヘッド制御部１５のＰ／Ｓ１５１は、転送クロック及びデータラッチをサーマルヘッド５及びＳ／Ｐ１５２に供給し、印字データを転送クロックに同期してサーマルヘッド５に供給する。 - 特許庁

A D-F/F 30 resamples serial sound data outputted from the P/S converter 26 with a quantized clock 32 for video data.例文帳に追加

Ｄ−Ｆ／Ｆ３０は、Ｐ／Ｓ変換器２６から出力されるシリアル音声データを、映像データ用量子化クロック３２により再サンプリングする。 - 特許庁

A CPU 11 takes in the head information in synchronism with the transfer clock from the ROM 51 through the S/P 152 and stores it in an EEPROM 21.例文帳に追加

ＣＰＵ１１はＳ／Ｐ１５２を介してヘッド情報をＲＯＭ５１から転送クロックに同期して取り込み、ＥＥＰＲＯＭ２１に格納する。 - 特許庁

A modulation clock S-clk from a spread-spectrum clock generator is supplied to an SDRAM as an operating clock during a period until time t1 and during a period from time t3 to time t4, and after time t9, wherein writing of data and output of control signals (ras#, cas#, cs#, we#) to the SDRAM are not performed.例文帳に追加

ＳＤＲＡＭへの制御信号（ｒａｓ＃，ｃａｓ＃，ｃｓ＃，ｗｅ＃）の出力及びデータの書き込みが行われない時刻ｔ１までの期間、時刻ｔ３〜ｔ４、及び時刻ｔ９以降の期間は、スペクトラム拡散クロックジェネレータからの変調クロックＳ−ｃｌｋを動作用クロックとしてＳＤＲＡＭへ供給する。 - 特許庁

The S/P conversion circuit is provided with: the elastic store 1 for processing received serial data in response to a phase of an internal clock and providing an output of data at a slowed-down operating speed; and S/P conversion circuits 2a to 2d for converting the data from the elastic store 1 into parallel data.例文帳に追加

シリアルデータを内部のクロック位相に乗せ換え、動作速度を落として出力するエラスティックストア１と、エラスティックストア１からのデータをパラレルデータに変換するＳ／Ｐ変換回路２ａ〜２ｄとを備えた。 - 特許庁

To make it possible to convert also a parallel data signal having no periodicity by using a parallel/serial(P/S) conversion clock making it unnecessary to adjust periodical deviation from a parallel signal.例文帳に追加

パラレル信号との周期ずれの調整が不要なパラレル／シリアル変換用クロックを用い、周期的でないパラレルデータ信号も変換可能にする。 - 特許庁

The pseudo synchronizing signal is removed and each SDTV video data signal and each clock signal of writing/reading are generated at The S/P circuits on the receiving side.例文帳に追加

受信側はＳ／Ｐ回路で擬似的な同期信号を取外し、各ＳＤＴＶ映像データ信号と書込み／読出しの各クロック信号を発生させる。 - 特許庁

An acoustic signal (S) is inputted and coupled by a clock system with the acoustic signal conductor (3) by a signal input coupler (9) connected to a signal transmitter (8).例文帳に追加

音響信号（Ｓ）が、信号送信器（８）に接続された信号入力カプラ（９）によって音響信号伝導体（３）にクロック式に入力結合される。 - 特許庁

In addition, in a cycle one clock ahead, input data Y (2n + 4) within a target area N1 is normalized to calculate the intermediate data S^1_n+2.例文帳に追加

また、その１クロック前の周期において、対象領域Ｎ１内の入力データＹ（２ｎ＋４）を規格化して中間データＳ^1_n+2が算出される。 - 特許庁

An optical demultiplexer 14 applies part of a light pulse signal 10 of X (Gbit/s) to a clock regenerating device 16 and the rest to an optical demultiplexer 18.例文帳に追加

光分波器１４は、Ｘ（Ｇｂｉｔ／ｓ）の光パルス信号１０の一部をクロック再生装置１６に、残りを光分波器１８に印加する。 - 特許庁

Thus, the frequency divider 13 starts frequency division and outputs a prescribed transmission clock to a P-S converter 11, from which the signal is transmitted.例文帳に追加

これにより、分周器１３は分周動作を開始し、所定の送信用伝送クロックをＰ−Ｓ変換器１１へ出力し、送信が行われる。 - 特許庁

To raise further the upper limit of a frequency of an operation clock by increasing operation speed of a latency processing circuit, in s DDR type SDRAM performing pre-fetch processing.例文帳に追加

プリフェッチ処理を行うＤＤＲ形式ＳＤＲＡＭにおいて、レイテンシ処理回路の高速化を図り、動作クロックの周波数の上限をさらに上げる。 - 特許庁

A first counter 5A measures a phase difference in a dot clock unit between a starting edge and s finishing edge of the panel enable signal, and detects a horizontal resolution.例文帳に追加

第１のカウンタ５Ａは、パネルイネーブル信号の開始エッジと終了エッジ間の位相差をドットクロック単位で計測し、水平解像度を検出する。 - 特許庁