CONNECTION PAD ARRANGEMENT FOR ELECTRONIC CIRCUIT COMPRISING FUNCTIONAL LOGIC CIRCUIT AND FLASH EEPROM例文帳に追加

機能的論理回路とフラッシュＥＥＰＲＯＭの両方を含む電子回路のための接続パッド構成 - 特許庁

To provide a logic estimation method for a logic circuit which calculates an output value from an input value and an input value from an output value on a functional level to perform the estimation of faulty parts in a logic circuit and perform logic estimation by a design debug.例文帳に追加

論理回路の故障箇所の推定、あるいは設計デバッグでの論理推定を行うために、機能レベルで入力値から出力値、及び出力値から入力値を算出する論理回路の論理推定方法を提供する。 - 特許庁

A prediction type power-supply cutoff circuit composed of a prediction circuit P and a power condition control circuit D is added to a functional logic circuit block K.例文帳に追加

予測回路Ｐと電力状態制御回路Ｄで構成される予測型の電源遮断回路を機能論理回路ブロックＫに付加する。 - 特許庁

By connecting signal output wiring of a logic circuit for power source supply to a power source in the vicinity of functional blocks, which are objects to be inspected via an analog switch, "H" logic is outputted from the logic circuit to a functional block to be inspected in which power source drop is forecasted.例文帳に追加

電源供給用のロジック回路の信号出力配線を検査対象の機能ブロックの周辺の電源にアナログスイッチを介して接続することにより、電源ドロップが予想される検査対象の機能ブロックに対して、ロジック回路から“Ｈ”論理を出力する。 - 特許庁

To provide an integrated circuit device having a functional logic circuit able to select a power-saving sleep mode or an active mode in operation.例文帳に追加

動作時にパワー節約スリープモードとアクチブモードとに選択可能な機能ロジック回路をもつ集積回路素子を提供する。 - 特許庁

This debug circuit 1a is constructed of a functional block 10, a host interface logic 11, an application corresponding logic 12, a comparison circuit 13, a temporary register 14, a RAM 15, and a multiplexer 16.例文帳に追加

デバッグ回路１ａは、機能ブロック１０、ホストインタフェースロジック１１、アプリケーション対応ロジック１２、比較回路１３、テンポラリレジスタ１４、ＲＡＭ１５、マルチプレクサ１６からなる。 - 特許庁

To improve efficiency of a functional test of a logic mixed memory integrated circuit or the like incorporating plural DRAM macro-cells and to improve accuracy of the test.例文帳に追加

複数のＤＲＡＭマクロセルを搭載する論理混載メモリ集積回路等の機能試験を効率化し、その試験精度を高める。 - 特許庁

To provide the structure of an integrated circuit having a logic/functional device layer and an interconnection layer above it.例文帳に追加

論理・機能デバイス層と、この論理・機能デバイス層の上方にある相互接続層とを有する集積回路構造を提供すること。 - 特許庁

This semiconductor device is provided with first and second functional cells 3a and 3b which realize the same logic circuit function and are different from each other in electrical property.例文帳に追加

半導体装置は、同一の論理回路機能を実現し、互いに電気的特性の異なる第１および第２の機能セル３ａ、３ｂを備える。 - 特許庁

This is particularly useful in the present case of combined functional logic and flash EEPROM, where three probings are generally required for the flash test of EEPROM, the digital test of the functional logic circuit and the analog test of the circuit.例文帳に追加

これはＥＥＰＲＯＭのフラッシュ試験、機能的論理回路のデジタル試験、および同回路のアナログ試験に３回のプローブ作業が一般的に必要な機能的論理回路とフラッシュＥＥＰＲＯＭが組み合わされた本件には特に有用である。 - 特許庁

To provide a semiconductor integrated circuit that does not have any adverse effects on clock signals supplied to each flip-flop in the case of performing functional modification by using a spare flip-flop as a logic circuit for functional modification.例文帳に追加

機能変更用論理回路としての予備のフリップフロップを用いて機能修正を行う場合、各フリップフロップに供給されるクロック信号に悪影響を与えることがない半導体集積回路を提供する。 - 特許庁

By this setup, signals of high level are outputted to a logic circuit 8 from the clock control register 7 to shut off the logic circuit 8, and clock signals are stopped from being supplied to a functional macro module, whereby useless power consumption can be reduced.例文帳に追加

これにより、クロック制御レジスタからハイレベルの信号が論理回路に出力されて論理回路を遮断し、機能マクロモジュールへのクロックの供給を停止して機能マクロモジュールの動作を停止することにより、無駄な消費電力を削減する。 - 特許庁

To provide an integrated circuit (IC1) comprising a functional logic circuit (1) and flash EEPROM (2), which are connected to a pad arrangement (PAD) via mixing devices (IMUX and OMUX).例文帳に追加

パッド構成（ＰＡＤ）に混合装置（ＩＭＵＸ、ＯＭＵＸ）を介して結合される機能的論理回路（１）およびフラッシュＥＥＰＲＯＭ（２）を含む集積回路（ＩＣ１）を提供すること。 - 特許庁

A circuit structure analysis part 3 performs structural analysis to logic circuit information inputted from an HDL description 1 as a functional part such as a register, a computing element or a multiplexer.例文帳に追加

ＨＤＬ記述１から入力した論理回路情報を、回路構造解析部３によりレジスタ、演算器、マルチプレクサなどの機能部品として構造解析する。 - 特許庁

An interface chip 3 having an interface circuit and a functional chip 4 having a logic circuit are stacked on an interface board 2, and they are molded by using a resin 5.例文帳に追加

インタフェース基盤２上に、インタフェース回路を有するインタフェースチップ３と論理回路を有する機能チップ４とをスタックして、樹脂５でモールドする。 - 特許庁

To provide a semiconductor device having a structure that can limit the increase in the total number of wiring lines even if a functional circuit such as a dynamic RAM (DRAM), etc., and a logic circuit are provided on the same semiconductor substrate..例文帳に追加

ＤＲＡＭ等の機能回路とロジック回路とを同一半導体基板上に混載する場合であれ、その総配線数の増加を抑制可能な構造を有する半導体装置及びその製造方法を提供する。 - 特許庁

In a preferred embodiment, the integrated circuit (IC2) comprises a first set of dedicated connection pads coupled to the functional logic circuit (1) and a distinct second set of dedicated connection pads coupled to flash EEPROM (2).例文帳に追加

好ましい実施形態では、集積回路（ＩＣ２）は機能的論理回路（１）に結合された第１の組の専用接続パッドとフラッシュＥＥＰＲＯＭ（２）に結合された別の第２の組の専用接続パッドを含む。 - 特許庁

To provide a semiconductor device in which the increase of a mounting area is suppressed and a functional block with insufficient processing speed and a functional block comprising a logic circuit can be relieved, the increase of the power consumption of which is suppressed, and in which a power supply can be easily designed.例文帳に追加

実装面積の増大を抑制し、処理速度不足の機能ブロックやロジック回路からなる機能ブロックも救済でき、消費電力の増大を抑えて電源設計を容易にすることが可能な半導体装置を提供する。 - 特許庁

To provide a composite device by which a plurality of functional devices are connected with a USB bus via one and the same USB logic circuit and moreover each function of which has independence as having simplified circuits, and to provide its realization method.例文帳に追加

複数の機能装置が同一のＵＳＢロジック回路を介してＵＳＢバスと接続でき、しかも簡略な回路を備えながら、各機能が独立性をもつ、複合デバイス及びその実現方法を提供する。 - 特許庁

An assertion generation part 106 inputs signal change information and generates the assertion 107, which is a description expressing the functional specifications and the design intention of a logic circuit.例文帳に追加

アサーション生成部106は、信号変化情報を入力し、論理回路の機能仕様や設計意図を表現した記述であるアサーション107を生成する。 - 特許庁

Circuit data 11 of a logic simulator section 14 is made to include a functional description of the mega cell and a description of a function of showing whether the mega cell lies in a standby state.例文帳に追加

論理シミュレータ部１４の回路データ１１に、メガセルの機能記述と共にメガセルがスタンバイ状態か否かを知らせるための関数の記述を含める。 - 特許庁

In this circuit model for logic simulation equipped with a functional block in a high order hierarchy having a function for instantiating a functional block and the signal line of the function, the signal line is characterized to be referred to through an external path from another functional bock based on the instantiation.例文帳に追加

機能ブロックをインスタンシエートした機能と前記機能の信号線とを具備する上位の階層の機能ブロックを備える論理シミュレーション用回路モデルにおいて、前記信号線は、前記インスタンシエートに基づき、他の前記機能ブロックから外部パス参照されることを特徴とする論理シミュレーション用回路モデル。 - 特許庁

A method of generating a simulation model is provided, comprising a step (S108) of generating a net list containing circuit information of an electronic circuit using the functional block and a step (S109) of deleting the circuit information based on the net list and generating the gate simulation model for carrying out a timing simulation including logic information and delay information between input/output of the functional block.例文帳に追加

機能ブロックを用いた電子回路の回路情報を含むネットリストを生成するステップ（Ｓ１０８））と、ネットリストを基に回路情報を削除し、機能ブロックの入出力間の論理情報及び遅延情報を含むタイミング検証を行うためのゲートシミュレーションモデルを生成するステップ（Ｓ１０９）とを有するシミュレーションモデル生成方法が提供される。 - 特許庁

A semiconductor integrated circuit 100 includes power supply wiring 181 for functional macrocell formed at the functional macrocell 110, power supply wiring 261 formed in the functional macrocell 110, a contact 170 formed in the functional macrocell 110 and electrically connecting the power supply wiring 181 for functional macrocell and the power supply wiring 261 to each other, and power supply wiring electrically connecting the contact 170 and a logic cell to each other.例文帳に追加

半導体集積回路１００は、機能マクロセル１１０に形成される機能マクロセル用電源配線１８１と、機能マクロセル１１０の内部に形成される電源配線２６１と、機能マクロセル１１０の内部に形成され、機能マクロセル用電源配線１８１と電源配線２６１とを電気的に接続するコンタクト１７０と、コンタクト１７０と、論理セルとを電気的に接続する電源配線とを備える。 - 特許庁

The semiconductor integrated circuit comprises validating/ invalidating means (AND gates 54, 53, 64, 53) for validating or invalidating inputs/outputs of a plurality of external functional blocks 5, 6 contained in the system LSI7, and a nanovolatile memory 8 as a switching means to control the validating/invalidating means in response to its logic contents 81, 82 to validate or invalidate the blocks 5, 6.例文帳に追加

システムＬＳＩ７に内蔵した複数の外部機能ブロック５，６の入力、出力を有効または無効にする有効無効化手段（ＡＮＤゲート５４，５３，６４，６３）をもち、不揮発性メモリ８を切替手段として、その論理内容８１，８２に応じて有効無効化手段を制御し、外部機能ブロック５，６有効または無効にする。 - 特許庁