half-adderとは 意味・読み方・使い方

In the same way, input data Y are also branched to two, and one input data are input through the half wave rectifying circuit 1c to the adder 3b, and the other input data are input through the half wave rectifying 1d to the adder 3b after the code is inverted.例文帳に追加

同様に、入力データＹも２つに分岐され、一方は半波整流回路１ｃを介して加算器３ｂに入力され、もう一方は符号を反転させた後に半波整流回路１ｄを介して加算器３ｂに入力される。 - 特許庁

Data from the second selector 112 is taken as an address to read data from a memory 116 in the first half of a cycle, and data resulting from adding one by an adder 120 is written to the memory 116 in the latter half.例文帳に追加

第２セレクタ１１２からのデータをアドレスとして周期の前半でメモリ１１６からデータを読み出し、後半で加算器１２０により１だけ加算されたデータをメモリ１１６に書き込む。 - 特許庁

Signal intensity variation parts 30 and 31 decrease the levels of output signals of the FFT processing part and the modulator to a half and an adder part 40 adds the signals after adjusting them into signals of the same time on the time series.例文帳に追加

信号強度変更部３０、３１はそれぞれ、ＦＦＴ処理部及び変調器の各出力信号の強度を半分にし、加算部４０は、それらを時系列上で同じ時間の信号となるように調節した後に加算する。 - 特許庁

Counter units 51-0 to 51-19 are unit of the same configuration comprising a counter of 20 bits, and each counter unit is composed of a half adder 53, a multiplexer 54 of one bit and a delay flip-flop 55.例文帳に追加

カウンタユニット５１−０〜５１−１９は各々２０ビットのカウンタを構成する同一構成のユニットであり、ハーフアダー５３と、１ビットのマルチプレクサ５４とディレイフリップフロップ５５から構成されている。 - 特許庁

Each of the interpolation elements is composed of a half band pass filter and a polyphase filter serially connected thereto and in the polyphase filter, signals resulting from a delay element, a coefficient memory, a multiplexer, a multiplier and an adder circuit are processed in a rounding circuit and then outputted as an interpolated sample value.例文帳に追加

補完要素はハーフバンドパスフィルタとこれに直列に接続されたポリフェイズフィルタによって構成されこのポリフェイズフィルタは遅延要素、係数メモリ、マルチプレクサ、乗算器、加算回路から得た信号を丸め回路で処理された後補完されたサンプル値として出力される。 - 特許庁

When a control portion 11 receives an instruction to read out at a low resolution equivalent to a half of a high resolution from a resolution switch 12a, it controls in such a manner that the two outputs from the CCD pair 8a may be added by the adder 9a with no time lag to double the sub-scanning speed by the motor driving circuit 14.例文帳に追加

制御部１１は、解像度スイッチ１２ａより高解像度の１／２に相当する低解像度の指示を受け付けた場合、ＣＣＤ対８ａの２つの出力を加算器９ａにおいて時間差無しで加算するように制御し、モータ駆動回路１４によって副走査の速度を２倍にさせる。 - 特許庁

An N/2 point IFFT (inverse Fourier transform) arithmetic section transforms data of a frequency region with a reference carrier width into data of time region by inverse Fourier transform, an N point IFFT arithmetic section transforms data of a frequency region with a half the reference carrier width into data of time region by inverse Fourier transform, and an adder sums the data by matching the time bases with each other.例文帳に追加

Ｎ／２ポイントＩＦＦＴ演算部は基準キャリア幅の周波数領域のデータを逆フーリエ変換により時間領域のデータに変換し、ＮポイントＩＦＦＴ演算部は基準キャリア幅の１／２の周波数領域のデータを逆フーリエ変換により時間領域のデータに変換し、加算器がそれらのデータの時間軸をあわせて加算する。 - 特許庁