logic reductionとは 意味・読み方・使い方

Furthermore, a logic part performs gate electrode height reduction processing before forming the gate electrodes.例文帳に追加

又、ロジック部はゲート電極形成前迄にゲート電極高さ低減処理を行う。 - 特許庁

MAPPING DEVICE PROVIDED WITH LOGIC REDUCTION FUNCTION, MAPPING METHOD AND ITS PROGRAM例文帳に追加

論理縮小機能を備えたマッピング装置、マッピング方法、及びそのプログラム。 - 特許庁

As a result, in the logic circuit, the reduction of standby power and the suppression of the malfunction can be achieved.例文帳に追加

その結果、当該論理回路の待機電力を低減すること及び誤動作を抑制することができる。 - 特許庁

Cost reduction is realized since a detector is constituted from a general-purpose logic IC and the like.例文帳に追加

汎用の論理ＩＣ等で検出回路を構成するから、低コストとなる。 - 特許庁

To improve reliability in writing data, even when the reduction of the voltage of a peripheral logic part proceeds.例文帳に追加

周辺ロジック部の低電圧化が進んだ場合でもデータ書き込みの信頼性を向上する。 - 特許庁

To provide a logic synthesizing method for improving area reduction and a signal value propagation speed by reducing the number of cells of a logic circuit that is subjected to cell mapping by logic synthesis.例文帳に追加

論理合成でセルマッピングされた論理回路のセル数を削減し、面積縮小及び信号値伝搬速度の向上を図る論理合成方法を提供する。 - 特許庁

To provide a reconfigurable logic device that can implement cost reduction or miniaturization of an entire set, or startup time reduction.例文帳に追加

セット全体のコストダウンや小型化、ないしは、起動時間の短縮を実現することが可能なリコンフィギュラブルロジック装置を提供する。 - 特許庁

To provide a logic circuit, a clock skew reduction system and a clock skew reduction method, allowing reduction of a clock skew between respective F/Fs, and allowing reduction of an area of a semiconductor chip to reduce power consumption of a semiconductor integrated circuit.例文帳に追加

各Ｆ／Ｆ間のクロックスキューを削減させ、半導体チップの面積を削減し、半導体集積回路の消費電力を削減する論理回路、クロックスキュー削減システム、及びクロックスキュー削減方法を提供する。 - 特許庁