「logic reduction」に関連した英語例文の一覧と使い方 - Weblio英語例文検索

To provide a logic data generation method and a logic simulator, capable of realizing high speed simulation and resource reduction.例文帳に追加

シミュレーションの高速化、リソースの低減が可能となる論理データ作成方法及び論理シミュレータを提供する。 - 特許庁

To provide a time division logic circuit, along with a logic element reduction method thereof, capable of reducing a chip size by reducing logic elements, concerning the time division logic circuit wherein a set of logic circuits, which operate in a time division manner and do not overlap with each other in a time dividing operation, is present.例文帳に追加

時分割で動作し、かつお互いに時分割動作で重ならない論理回路の組が存在する時分割論理回路において、論理素子を減縮し、チップサイズを縮小化できる時分割論理回路およびその論理素子減縮方法を提供する。 - 特許庁

Furthermore, a logic part performs gate electrode height reduction processing before forming the gate electrodes.例文帳に追加

又、ロジック部はゲート電極形成前迄にゲート電極高さ低減処理を行う。 - 特許庁

MAPPING DEVICE PROVIDED WITH LOGIC REDUCTION FUNCTION, MAPPING METHOD AND ITS PROGRAM例文帳に追加

論理縮小機能を備えたマッピング装置、マッピング方法、及びそのプログラム。 - 特許庁

As a result, in the logic circuit, the reduction of standby power and the suppression of the malfunction can be achieved.例文帳に追加

その結果、当該論理回路の待機電力を低減すること及び誤動作を抑制することができる。 - 特許庁

Cost reduction is realized since a detector is constituted from a general-purpose logic IC and the like.例文帳に追加

汎用の論理ＩＣ等で検出回路を構成するから、低コストとなる。 - 特許庁

To improve reliability in writing data, even when the reduction of the voltage of a peripheral logic part proceeds.例文帳に追加

周辺ロジック部の低電圧化が進んだ場合でもデータ書き込みの信頼性を向上する。 - 特許庁

To provide a logic synthesizing method for improving area reduction and a signal value propagation speed by reducing the number of cells of a logic circuit that is subjected to cell mapping by logic synthesis.例文帳に追加

論理合成でセルマッピングされた論理回路のセル数を削減し、面積縮小及び信号値伝搬速度の向上を図る論理合成方法を提供する。 - 特許庁

To provide a reconfigurable logic device that can implement cost reduction or miniaturization of an entire set, or startup time reduction.例文帳に追加

セット全体のコストダウンや小型化、ないしは、起動時間の短縮を実現することが可能なリコンフィギュラブルロジック装置を提供する。 - 特許庁

To provide a logic circuit, a clock skew reduction system and a clock skew reduction method, allowing reduction of a clock skew between respective F/Fs, and allowing reduction of an area of a semiconductor chip to reduce power consumption of a semiconductor integrated circuit.例文帳に追加

各Ｆ／Ｆ間のクロックスキューを削減させ、半導体チップの面積を削減し、半導体集積回路の消費電力を削減する論理回路、クロックスキュー削減システム、及びクロックスキュー削減方法を提供する。 - 特許庁

To attain current consumption reduction and chip cost reduction depending on circuit scale reduction by reducing the number of comparators and eliminating the need of a logic circuit such as an EXOR circuit.例文帳に追加

比較器の数を削減し、またＥＸＯＲ回路等の論理回路を不要にして、回路規模縮小による低消費電流化、チップコスト低減化を図る。 - 特許庁

To provide a pad unit having a test logic circuit for a chain test having a noise reduction function, and a method of driving a system with the usage of the pad unit having the test logic circuit.例文帳に追加

ノイズ除去機能を有する鎖テストのためのテストロジック回路が付加されたパッドおよびテストロジック回路が付加されたパッドを用いるシステムの駆動方法を提供する。 - 特許庁

To satisfy both of versatility and reduction of a logic scale and a cost of a semiconductor device tester, by configuring a pin electronics logic of the tester so as to correspond to a semiconductor device to be tested.例文帳に追加

半導体装置テスタのピンエレクトロニクス論理を被試験半導体装置に合わせ構成することで、テスタの論理規模や費用の低減と汎用性を両立する。 - 特許庁

To provide a system LSI control device capable of easily changing a hardware logic of the LSI control device and preventing reduction in the operation time of a production line even if an error occurs when changing the hardware logic.例文帳に追加

容易にシステムＬＳＩのハードウェア論理の変更が可能であり、ハードウエア論理の変更時にエラーが発生した場合であっても、生産ライン等の稼働時間の低下を防止可能なシステムＬＳＩ制御装置を実現する。 - 特許庁

Thus the logic circuit LC used in the normal operation is used for the zapping control, to contribute to the circuit scale reduction.例文帳に追加

このように、通常動作に用いる論理回路ＬＣをザッピング制御に用いることで、回路規模の縮小に寄与する。 - 特許庁

To permit the reduction of the power consumption and the area of a programmable logic device consisting of programmable logical elements.例文帳に追加

プログラム可能の論理エレメントからなるプログラムブル・ロジック・デバイスの消費電力と面積を削減可能にする。 - 特許庁

To provide a circuit design device performing a logic design for achieving reduction of power consumption and simplification of a circuit.例文帳に追加

低消費電力化と回路の簡素化を実現するための論理設計を行う回路設計装置を提供する。 - 特許庁

Similarly an amplifier 107, a level reduction detection circuit 108 and a logic arithmetic circuit 109 control a signal after processed by a synthesizer 106.例文帳に追加

同様に、合成器１０６での処理後の信号についても、増幅器１０７、レベル低下検出回路１０８、論理演算回路１０９が制御を行う。 - 特許庁

To obtain a high-detection rate while expecting effects by a reduction in the number of pins and an increase in the speed of testing by performing a logic BIST test.例文帳に追加

ロジックＢＩＳＴテストを行なうことによるテストの高速化およびピン数削減の効果を期待しつつ、高検出率を得る。 - 特許庁

With this structure, even if an error occurs when changing the hardware logic, reduction in the operation time of the production line can be prevented.例文帳に追加

これにより、ハードウエア論理の変更時にエラーが発生した場合であっても、生産ライン等の稼働時間の低下を防止可能となる。 - 特許庁

To facilitate the reduction of power consumption and the reduction of peak value of current at the time of operation and to attain improvement in the EMI noise of a semiconductor device by using the transistor of small channel width for elements at one part of a logic circuit.例文帳に追加

大規模な同期回路の動作において、フリップフロップ系回路の消費電流と電流のピーク値を低減し、低パワーでノイズ発生のない回路を実現する。 - 特許庁

To attain cost reduction by reducing a load of a microcomputer by judging a phase of a faulted current detecting means only by simple logic constitution such as four operations, without using complicated logic like a current control system, and to attain downsizing of a controller.例文帳に追加

故障した電流検出手段の相を、電流制御系のような複雑な論理を用いず、四則演算のような簡単な論理構成のみで判定することにより、マイクロコンピュータの負荷低減化を図ってコスト低減すると共に、制御装置の小型化を実現する。 - 特許庁

A capacity pattern 25 for noise reduction is arranged in a formation region 4b of metallic wiring for connecting logic cells 2 mutually in accordance with logic connection information, between the ROW3 and another ROW3 adjacent to the ROW3.例文帳に追加

そして、そのＲＯＷ３と、そのＲＯＷ３に隣接する別のＲＯＷ３との間の、論理接続情報にしたがってロジックセル２の相互を接続するためのメタル配線の形成領域４ｂに、ノイズ低減用の容量パターン２５を配置する構成とされている。 - 特許庁

To achieve reduction in logic scale and simplification of a logic to be controlled, while latency is small and an operation frequency is high, for a Euclidean arithmetic unit for dual BCH codes in which coding is performed with a multiple Galois field and a lot of word errors are corrected.例文帳に追加

多元のガロア体で符号化され、かつ多くのワード誤りを訂正する二元ＢＣＨ符号用のユークリッド演算ユニットに対して、レイテンシが小さくかつ動作周波数が高い状態で、論理規模削減と制御する論理の簡略化を実現する。 - 特許庁

To provide storage and conveyance facility capable of solving problems, such as degradation in work efficiency occurring at the time of conveying articles, complication of conveyance logic, congestion, attaining high efficiency of workers, high operability by the efficient usage of the equipment, and cost reduction by facility reduction.例文帳に追加

物品搬送時に発生する作業能率低下、搬送ロジックの複雑化、滞留、輻輳といった諸課題を解決し作業者の能率の向上、設備の効率的活用による稼働率向上と設備削減によるコストダウンを実現する保管搬送設備を提供する。 - 特許庁

The control valve 11 also has a hydraulic logic circuit 47 for releasing the blocking state of the drift reduction valve 41 by guiding pilot pressure to the drift reduction valve 41 interlocking with an operation of switching the first spool 16 to boom cylinder working position.例文帳に追加

また、コントロールバルブ11は、ブーム用第１スプール16をブームシリンダ作動位置へ切換える動作と連動してドリフト低減弁41にパイロット元圧を導くことによりドリフト低減弁41の閉切り状態を解除する油圧ロジック回路47を具備している。 - 特許庁

Thus, it is possible to achieve the miniaturization of bus band width, external IO and memory capacity by the compression and extension of the instructions, and it is possible to achieve the reduction of the mounting area of the logic circuit of an LSI composing the data processing part and the reduction of power consumption.例文帳に追加

本構成により、命令の圧縮・伸長によるバスバンド幅、外部ＩＯ、メモリ容量の小型化が実現され、データ処理部を構成するＬＳＩの論理回路の実装面積の削減、さらに消費電力の低減が実現される。 - 特許庁

Furthermore, the imposition of such tax corresponds to double taxation. In a nutshell, since two decades ago, the logic has been that the imposition of income tax on dividends sourced from proceeds remaining after corporate tax has been paid by treating dividends as profits made from stocks would correspond to double taxation. This has been the argument since the securities transaction tax was replaced with the tax on the acquisition of securities. We intend to make a strong request for the reduction in securities tax. 例文帳に追加

郵政法案は通常国会になりますけれども、その施行日の方の違いは出てくるのでしょうか。 - 金融庁

A selector base deforming means retrieves selectors that can be combined between the selectors in the selector base circuit from the selector base circuit storing means, combines the selectors on the basis of the retrieval results and performs logic reduction.例文帳に追加

そして、セレクタベース変形手段はセレクタベース回路記憶手段からのセレクタベース回路内のセレクタ間で合成できるセレクタを検索し、この検索結果に基づいて、セレクタを合成し、論理縮小を行う。 - 特許庁

To provide a semiconductor device capable of preventing high-frequency radiation generated in a switch circuit part from adversely affecting a logic circuit part without sacrificing miniaturization or reduction of cost.例文帳に追加

スイッチ回路部で生じる高周波輻射が論理回路部へ悪影響を及ぼすことを抑制でき、かつ、小型化、低コスト化を犠牲にすることのない半導体装置を得る。 - 特許庁

The operation timing of a logic circuit 2 or the like in a semiconductor integrated circuit 1 is deteriorated by the reduction of a power supply voltage Vout to be supplied and operation delay is increased.例文帳に追加

半導体集積回路１内の論理回路２等の動作タイミングは供給する電源電圧Ｖｏｕｔの低下により劣化し動作遅延が増大する。 - 特許庁

To realize a reduction in number of times of refreshing in both a self-refresh mode and a normal operation mode with a small-scale circuit in a DRAM/logic hybrid LSI.例文帳に追加

ＤＲＡＭ／ロジック混載ＬＳＩにおいて、セルフ・リフレッシュ・モード及び通常動作モードの両モードにおけるリフレッシュの回数の低減を小規模な回路で実現できるようにする。 - 特許庁

To effectively prevent reduction of continuous working ratio due to a situation in which the logic of FPGA (field programmable gate array) for controlling picture capturing processing is rewritten by noise carelessly.例文帳に追加

画像の取込処理制御用のＦＰＧＡ（フィールドプログラマブルゲートアレイ）のロジックがノイズなどにより不用意に書き換えられる事態に起因した連続稼働率の低下を効果的に防止すること。 - 特許庁

To display one or plural objects, that are located and are to be displayed in a logic screen, within a window without repeating expansion/reduction/ scrolling of the window.例文帳に追加

ウィンドウの拡大・縮小・スクロールを繰り返すことなく、表示したい論理画面内の一つまたは複数の対象物をウィンドウ内に収まるように表示することを可能にする。 - 特許庁

To provide a noise reduction circuit immediately after transition of a logic level of an input signal, which does not influence a delay value between an input and an output.例文帳に追加

入出力間の遅延値にノイズ除去回路が影響を与えない、入力信号の論理レベルの遷移直後のノイズ除去回路を提供することである。 - 特許庁

To provide a circuit and a method of sense amplifier useful for embedding DRAM together with other logic or memory functions especially in an integrated circuit, in a sense amplifier for DRAM memories which brings about reduction of distortion in a control signal.例文帳に追加

制御信号におけるひずみの減少をもたらすDRAMメモリ用のセンス増幅器であって、特に集積回路内で、他のロジックやメモリ機能と共にDRAMを埋め込むのに有用なセンス増幅器の回路と方法を提供する。 - 特許庁

To making the frequency of an oscillating frequency high, even under a voltage reduction tendency of a logic circuit to be used for a PLL (Phase Locked Loop) circuit while reducing a tolerance of the oscillating frequency in a resonance circuit.例文帳に追加

共振回路における発振周波数の公差を低減し、ＰＬＬ回路に用いられる論理回路の低電圧化傾向の下でも、発振周波数の高周波化を図る。 - 特許庁

To provide a power consumption reduction circuit in which holding of a degree of freedom in the optimization of logic composition due to an HDL and saving of power due to a gating clock can be simultaneously achieved.例文帳に追加

ＨＤＬによる論理合成の最適化の自由度を保持すると共にゲーティングクロックによる省電力化を図ることを両立させた低消費電力化回路を得ること。 - 特許庁

This logic circuit is provided with a noise reduction NMOS transistor(TR) N2 and an inverter IV2 for controlling the TR N2, in addition to a PMOS TR P0, NNMOS TRs N0, N1 and an output buffer IV1.例文帳に追加

ＰＭＯＳトランジスタＰ０、ＮＭＯＳトランジスタＮ０、Ｎ１、及び出力バッファＩＶ１に加えて、ノイズ低減用のＮＭＯＳトランジスタＮ２と、それを制御するためのインバータＩＶ２とを備えている。 - 特許庁

To provide a reset circuit for surely resetting and initializing a CPU (Central Processing Unit) circuit and a logic circuit or the like mounted on a CPU board or the like particularly at application of power or reduction in a power supply voltage.例文帳に追加

リセット回路に関し、特に電源投入時や電源低下時に、ＣＰＵボード等に実装されたＣＰＵ回路や論理回路等を確実にリセットして初期化させるリセット回路を提供する。 - 特許庁

To provide a logic circuit corresponding to a power source instantaneous interruption for continuing to hold data, with respect to temporary reduction or stoppage of the power source that is provided.例文帳に追加

供給される電源の一時的な低下もしくは停止に対してデータを保持し続けることができる電源瞬断対応論理回路を提供する。 - 特許庁

Thus, the mobile communication terminal can cope with the reduction with only one antenna, by partly modifying the program for a control means for controlling the revision and installation of a logic gate so as to eliminate the need for a large scale in design change.例文帳に追加

これにより、該移動通信端末は、アンテナの削減に伴って、この変更を制御する制御手段のプログラムの一部変更と、論理ゲート設置のみで対応可能となり、大規模な設計変更が不要となる。 - 特許庁

To provide an optical logic circuit which is constituted by only optical switches without assembling an electric mechanism, has the reduced number of optical components and can attain cost reduction and whose real practical use is expected.例文帳に追加

電気的な機構を組み込まないで光スイッチのみで構成された、光学部品点数が少なく低コスト化が図れ、本格的な実用化が期待される光論理回路を提供する。 - 特許庁

To provide a logic circuit division method and device, allowing reduction of return man-hours.例文帳に追加

本発明は論理回路分割方法及び装置に関し、出戻り工数を削減することができる論理回路分割方法及び装置を提供することを目的としている。 - 特許庁

To provide a head controller which can be composed with a small area and a few logic elements together with a circuit and a head, achieves the miniaturization and cost reduction, and controls two or more head modules by one head controller.例文帳に追加

回路及びヘッドともに、少ない面積、論理素子にて構成が可能であり、小型化・低コスト化を実現し、１つのヘッド制御装置により複数のヘッドモジュールを制御する。 - 特許庁