mCKとは 意味・読み方・使い方

A delay element with shorter delayed amount than the period of clock signal MCK is used to obtain the delayed clock signals DCK-1 to DCK-5 from a delay section 12.例文帳に追加

クロック信号ＭＣＫの周期よりも遅延量が短い遅延素子を用いて、遅延部１２から遅延クロック信号ＤＣＫ-1〜ＤＣＫ-5を得る。 - 特許庁

This allows counting of frequency in which the master clock signal MCK is "H" at rising time of test clock signal TCK.例文帳に追加

これにより、テストクロック信号ＴＣＫの立ち上がり時点でマスタクロック信号ＭＣＫが“Ｈ”である回数をカウントすることができる。 - 特許庁

At first, a master clock MCK whose frequency is higher than that of a data transfer clock CL is inputted as the clock input of a shift register 5.例文帳に追加

先ず、シフトレジスタ５のクロック入力として、データ転送クロックＣＬよりも高周波とされるマスタークロックＭＣＫを入力する。 - 特許庁

A master clock signal MCK obtained by N multiplication of an external clock signal ECK is generated at a PLL 10.例文帳に追加

ＰＬＬ１０において、外部クロック信号ＥＣＫの周波数をＮ逓倍したマスタクロック信号ＭＣＫが生成される。 - 特許庁

In addition, other anti-mCK antibodies (for example, an anti-smCK antibody) and other anti CK-M-inhibiting antibodies can be used.例文帳に追加

さらに他の抗ｍＣＫ抗体（例えば抗ｓｍＣＫ抗体）や抗ヒトＣＫ−Ｍ阻害抗体を用いることができる。 - 特許庁

Therefore, by sequentially shifting rise timing of the test clock signal TCK output from such a measuring instrument as logic tester or the like to count status of the master clock signal MCK in that rise timing, jitter of this master clock signal MCK can correctly be measured.例文帳に追加

従って、ロジックテスタ等の測定器から出力するテストクロック信号ＴＣＫの立ち上がりのタイミングを順次ずらして、その立ち上がりのタイミングにおけるマスタクロック信号ＭＣＫの状態をカウントすることにより、このマスタクロック信号ＭＣＫのジッタを正確に測定することができる - 特許庁

In the timing generator circuit which is formed on the insulating substrate and generates output pulses SRFFiout to SRFFnout of different frequencies based on the master clock MCK, at first, a clock generation part 11 generates an operation clock operating on a frequency slower than the master clock MCK.例文帳に追加

絶縁基板上に形成され、マスタークロックＭＣＫに基づいて周波数が異なる出力パルスＳＲＦＦ１ｏｕｔ〜ＳＲＦＦｎｏｕｔを発生するタイミング発生回路において、先ず、クロック生成部１１でマスタークロックＭＣＫよりも遅い周波数の動作クロックを生成する。 - 特許庁

The selector 16 inputs a horizontal synchronizing signal HSYNC synchronized with the 27 MCK clock and the 27 MCK clock, and selects the output of the DFF circuit 12 at timing when the DFF circuit 11 generates mislatching, or selects the output of the DFF circuit 11 at timing when the DFF circuit 12 generates mislatching.例文帳に追加

このセレクタ１６は、２７ＭＣＫのクロックに同期した水平同期信号ＨＳＹＮＣと２７ＭＣＫのクロックを入力して、ＤＦＦ回路１１がラッチミスするタイミングではＤＦＦ回路１２の出力を選択し、ＤＦＦ回路１２がラッチミスするタイミングではＤＦＦ回路１１の出力を選択する。 - 特許庁