select resetとは 意味・読み方・使い方

While a select TFT 20 is off, a control TFT 30 is turned off and a reset control TFT 26 and a short-circuit TFT 28 are turned on.例文帳に追加

選択ＴＦＴ２０がオフの状態において、制御ＴＦＴ３０をオフし、リセット制御ＴＦＴ２６、短絡ＴＦＴ２８をオンする。 - 特許庁

The organic EL display panel has a select TFT 20, a capacitor 22, and a reset control TFT 26 arranged between the gate line GL and a control line RST1.例文帳に追加

ゲートラインＧＬと制御ラインＲＳＴ１との間に、選択ＴＦＴ２０と、容量２２と、リセット制御ＴＦＴ２６を配置する。 - 特許庁

A phase comparison section 4 outputs a control signal to the selection section 3 to allow the selection section 3 to select the reset pulse 13 apart by one frame or over with respect to the reference reset pulse 14.例文帳に追加

位相比較部４は、基準のリセットパルス１４に対して１フレーム以上離れたリセットパルス１３を選択させる制御信号を選択部３に出力する。 - 特許庁

The initialization conditions and the rewrite conditions (herein, reset conditions) are changed according to an operation by selecting a current mirror circuit according to the operation and by a control mechanism of reset current in a voltage select circuit and the current mirror circuit.例文帳に追加

カレントミラー回路を動作に応じて選択するとともに、電圧選択回路とカレントミラー回路におけるリセット電流の制御機構により、初期化条件及び書き換え条件（ここでは、リセット条件）を動作に応じて変更する。 - 特許庁

With a reset signal from an external reset circuit, a transfer setting circuit 51 initializes the CPU 10 and outputs a cycle/burst select signal for selecting burst transfer and a transfer start signal to a ROM option control circuit 52.例文帳に追加

外部リセット回路からのリセット信号に基づき、転送設定回路５１がＣＰＵ１０を初期状態にすると共にバースト転送を選択するためのサイクル／バースト選択信号及び転送スタート信号をＲＯＭオプション制御回路５２へ出力する。 - 特許庁

The data processor equipped with an interface for data reception and processing data received through that interface comprises an interface control means for designating reset processing of the data processor if the interface is in a select state when it is disconnected, and does not designate reset processing if the interface is in a non-select state.例文帳に追加

データ受信のためのインターフェースを備え、当該インターフェースを介して受信したデータを処理するデータ処理装置が、前記インターフェースを介した接続が切断された際に、当該インターフェースが選択状態であれば、前記データ処理装置のリセット処理を指示し、非選択状態であればリセット処理を指示しない、インターフェース制御手段を有する。 - 特許庁

An imaging array 100 comprises a plurality of pixels 131, 134 each comprising a photo-diode 112 comprising first and second terminals, a local reset circuit 101 for connecting the first terminal to a column reset line 158 and a buffer circuit 116 for selectively connecting the first terminal to a column bit line 118 in response to a word select signal 121, and a column reset circuit 60.例文帳に追加

イメージングアレイ１００は、第１、第２の端子を備えるフォトダイオード１１２と、第１の端子を列リセットライン１５８に接続するためのローカルリセット回路１０１と、第１の端子をワード選択信号１２１に応じて列ビットライン１１８に選択的に接続するためのバッファ回路１１６とを備える複数のピクセル１３１、１３４と、列リセット回路６０とを備える。 - 特許庁

The function block 121 is inputted with a clock signal CLK and reset control signal RST-N, outputs a select signal sel to a select signal input end (s) of the selector 123, and outputs a gate signal gate to a gate input end G of the latch 124.例文帳に追加

機能ブロック１２１は，クロック信号ＣＬＫおよびリセット制御信号ＲＳＴ−Ｎが入力され，セレクタ１２３のセレクト信号入力端ｓに対してセレクト信号ｓｅｌを出力し，ラッチ１２４のゲート入力端Ｇに対してゲート信号ｇａｔｅを出力するように構成されている。 - 特許庁