「"N-source"」に関連した英語例文の一覧と使い方 - Weblio英語例文検索

Further, in the p^- body region 13, an n^+ source region 11 is formed.例文帳に追加

さらに，Ｐ^- ボディ領域１３中には，Ｎ^+ ソース領域１１が形成されている。 - 特許庁

A P+base contact region 7 is formed adjacent to an N+source region 6.例文帳に追加

Ｎ+ソース領域６に隣接してＰ+ベースコンタクト領域７が形成されている。 - 特許庁

N source gas is rapidly increased at the time t2 and reached to a steady-state value at the time t21.例文帳に追加

Ｎソースガスを時刻ｔ２で急激に増加して、時刻ｔ２１において定常値に到達する。 - 特許庁

The n^+ source region SR is formed on a principal surface 12 in the p-type back gate region BG.例文帳に追加

ｎ^+ソース領域ＳＲは、ｐ型バックゲート領域ＢＧ内の主表面１２に形成されている。 - 特許庁

Thus, the N+ source drain regions 9 are not formed below the dummy gate electrode 20 and the widths of the N+ source drain regions 9 become narrow and the conductance of the access transistor drops.例文帳に追加

その結果、ダミーゲート電極２０の下方にはＮ＋ソースドレイン領域９は形成されずＮ＋ソースドレイン領域９の幅が狭くなり、アクセストランジスタのコンダクタンスは低下する。 - 特許庁

Regions between channel regions 9 are N+ source regions 5 or N+ drain regions 4, N+ source regions 5 and N+ drain regions 4 are alternately arranged.例文帳に追加

そして、チャネル領域９間の領域がＮ＋ソース領域５又はＮ＋ドレイン領域４となっており、Ｎ＋ソース領域５とＮ＋ドレイン領域４とは交互に配列されている。 - 特許庁

Further, in a (p) base region on the bottom of a trench, an n+ source region and a p+ contact region are formed, and a source electrode is connected to an n+ source region and p+ contact region respectively via a source connecting conductor and a p+ connecting conductor.例文帳に追加

また、トレンチ底部のｐベース領域内に、ｎ^+ ソース領域とｐ^+ コンタクト領域とを形成し、ソース電極とｎ^+ ソース領域、ｐ^+ コンタクト領域とをそれぞれソース接続導体、ｐ^+ 接続導体で接続する。 - 特許庁

With such a pattern, the breakdown voltage in a case where the first n source region 12 is made to have high potential can be made higher than that of a case where the second n source region 14 is made to have high potential.例文帳に追加

このパターンにすることで、第１ｎソース領域１２を高電位にした場合に第２ｎソース領域１４を高電位にする場合より高耐圧にできる。 - 特許庁

The plane pattern of each trench 3 is made to be a closed curve, a first n source region 12 surrounded by the trench 3 is made to be a straight-shaped island, a plurality of straight-shaped islands are formed, and a second n source region 14 is formed on the outside of these islands.例文帳に追加

トレンチ３の平面パターンを閉曲線とし、トレンチ３で囲まれる第１ｎソース領域１２を直線状の島にして、この島を複数個形成し、その外側に第２ｎソース領域１４を形成する。 - 特許庁

As a result, the ion implantation for the P body 4a and the ion implantation for the N source 5a are carried out by self alignment.例文帳に追加

これにより、Ｐボディ４ａ用のイオン注入とＮソース５ａ用のイオン注入はセルフアラインで行なわれる。 - 特許庁

An n^+ source region 6 is formed at a surface layer section in a site between adjacent trenches 3 in the epitaxial layer 2.例文帳に追加

エピタキシャル層２における隣り合うトレンチ３の間の部位での表層部にｎ^+ソース領域６が形成されている。 - 特許庁

The bipolar structure consisting of N+ source drain regions 15 and 15 and a P well 7 is the same at NMOS transistors 3n, 5n.例文帳に追加

Ｎ＋ソースドレイン領域１５，１５及びＰウェル７からなるバイポーラ構造はＮＭＯＳトランジスタ３ｎ，５ｎで同じである。 - 特許庁

More preferably, impurity injection into an n^+ source/drain area 13 is also performed after forming the oxide film 15 and the sidewall 16.例文帳に追加

さらに好ましくは、Ｎ＋ソース／ドレイン領域１３の注入についても、酸化膜１５およびサイドウォール１６の形成後に行なう。 - 特許庁

A deep n+ diffusion layer 14 is formed, so that is extends form the n+ source layer 4 along the peripheral face of the trench 9 around the recess 13.例文帳に追加

凹部１３の周囲でトレンチ９の周面に沿ってｎ+ ソース層４から延在するように、深いｎ^+ 拡散層１４が形成される。 - 特許庁

The semiconductor device 300 is provided with an n^+ source region 31, an n^+ drain region 11, a p^- body region 41 and an n^- drift region 12.例文帳に追加

半導体装置３００は，Ｎ^+ ソース領域３１，Ｎ^+ ドレイン領域１１，Ｐ^- ボディ領域４１およびＮ^- ドリフト領域１２を備えている。 - 特許庁

In the well region 11, an N+ source/drain region 152 is stretched outside from the vicinity of the end of the insulating film 14.例文帳に追加

ウェル領域１１において側壁絶縁膜１４の終端近傍から外側にＮ^+ ソース，ドレイン領域１５１が延在している。 - 特許庁

The transistor comprises an n-source 310 and an n-drain 312 with shallow regions 311 and 313, respectively, extending as far as the gate.例文帳に追加

このトランジスタは、ｎ−ソース３１０およびｎ−ドレイン３１２を有し、これらは各々、ゲートまで伸びる浅い領域３１１，３１３を含む。 - 特許庁

A field insulating film 15 is disposed on the surface of a semiconductor substrate 1, between the gate insulating film 7 and an N+ source region 11s.例文帳に追加

ゲート絶縁膜７とＮ＋ソース領域１１ｓの間の半導体基板１表面にフィールド絶縁膜１５配置されている。 - 特許庁

Also, each N-source layer 5 is formed ladder-like and is connected with a source electrode 16, only via its lateral sash bar portions.例文帳に追加

また、Ｎソース層５が、梯子状であってその横桟部を通じてのみ、ソース電極１６へ接続されている。 - 特許庁

A source electrode 13 comes into contact with n+ source regions 7a and 7b and a p+ body region 8 through contact holes 12.例文帳に追加

ソース電極１３はコンタクトホール１２を通してｎ^+ 型ソース領域７ａ，７ｂおよびボディーｐ^+ 型領域８と接している。 - 特許庁

On the surface layer of the main surface of the p-type SiC substrate 1, an n^+ source region 2 and an n^+ drain region 3 are formed away from each other.例文帳に追加

ｐ型ＳｉＣ基板１の主表面での表層部にはｎ^+ソース領域２とｎ^+ドレイン領域３が離間して形成されている。 - 特許庁

P-well regions 3 and n^+ source regions 4 are selectively provided in a surface layer of an n^- drift region 2.例文帳に追加

ｎ^-ドリフト領域２の表面層には、ｐウェル領域３およびｎ^+ソース領域４が選択的に設けられている。 - 特許庁

The sum of the width of the N source layer 7 and that of the P+ body layer 8 is smaller than the interval between the trench gates 40.例文帳に追加

Ｎソース層７の幅とＰ^＋ボディ層８の幅の和は、トレンチゲート４０の間隔よりも小さい。 - 特許庁

The N source layers 7 and the P+ body layers 8 are split by the trench gates 40, and not formed immediately under the trench gates 40.例文帳に追加

Ｎソース層７及びＰ^＋ボディ層８は、トレンチゲート４０により分断され、トレンチゲート４０直下には設けられていない。 - 特許庁

Trenches 6 that contact the n^+ source region 4, and penetrate the p-well regions 3 to reach the n^- drift region 2 are provided.例文帳に追加

また、ｎ^+ソース領域４に接し、かつｐウェル領域３を貫通し、ｎ^-ドリフト領域２に達するトレンチ６が設けられている。 - 特許庁

N source layers 7 and P+ body layers 8 are arranged in a staggered pattern form in the direction vertical to the trench gates 40.例文帳に追加

Ｎソース層７及びＰ^＋ボディ層８は、トレンチゲート４０に対して垂直の方向に、千鳥格子状に配置される。 - 特許庁

An n^++ source region 3 and drain region 4 are provided with a p^+ gate region 2 in-between.例文帳に追加

ｎ^＋＋型のソース領域３及びドレイン領域４が、ｐ^＋型のゲート領域２を挟んで設けられる。 - 特許庁

A MOSFET 1 is provided with an n^+SiC substrate 10, an n^-SiC layer 20, a p well 21, an n^+ source region 22, and an insulation layer 35.例文帳に追加

ＭＯＳＦＥＴ１は、ｎ^＋ＳｉＣ基板１０と、ｎ^−ＳｉＣ層２０と、ｐウェル２１と、ｎ^＋ソース領域２２と、絶縁層３５とを備えている。 - 特許庁

The n-type impurities are made to diffuse from the glass film 29 to the p-base region 24, and an n^+ source region 25 is formed in a self aligned manner.例文帳に追加

ガラス膜２９からｐベース領域２４へｎ型不純物を拡散させて、ｎ^+ソース領域２５をセルフアラインで形成する。 - 特許庁

A MOSFET 1 includes an n^+SiC substrate 10, an n^-SiC layer 20, a p-well 21, an n^+source region 22, and an insulating layer 35.例文帳に追加

ＭＯＳＦＥＴ１は、ｎ^＋ＳｉＣ基板１０と、ｎ^−ＳｉＣ層２０と、ｐウェル２１と、ｎ^＋ソース領域２２と、絶縁層３５とを備えている。 - 特許庁

An n^+ gate contact region and an n^+ source region are formed simultaneously, and the impurity distribution of them are set to be identical.例文帳に追加

また、ｎ^＋ゲートコンタクト領域とｎ^＋ソース領域を同時に形成し、両者の不純物分布を同一とする。 - 特許庁

In forming an n^+ source region 24 on a region between adjacent trenches 25, an impurity is injected using a center portion of the region between the trenches as a mask, and the depth of the region of the adjacent trenches 25 of the n^+ source region 24 is made shallower than the depth of a portion near the trenches.例文帳に追加

隣り合うトレンチ２５の間の領域にｎ^+ソース領域２４を形成する際に、トレンチ間の領域の中央部分をマスクして不純物を注入し、ｎ^+ソース領域２４の、隣り合うトレンチ２５の間の中央部分の深さを、トレンチ近傍部分の深さよりも浅くする。 - 特許庁

Between an n-offset region 9 and an n^+-source region 4, a surface exposed part of an n-well region 2 separated from a p-well region 3 is prepared, and a gate electrode 7 is formed on the surface from the n-offset region 9 to the n^+-source region 4.例文帳に追加

ｎオフセット領域９とｎ^+ソース領域４との間にｐウェル領域３を分離してｎウェル領域２の表面露出部を設け、ｎオフセット領域９からｎ^+ソース領域４迄の表面上にゲート電極７を設ける。 - 特許庁

In one p-well 211 and the other p-well 212, a first n^+source region 221 arranged in the p-well 21 and a second n^+source region 222 extending from the inside of the p-well 21 to the outside of the p-well 21 are arranged to face each other with sandwiching a channel region 29.例文帳に追加

一方のｐウェル２１１および他方のｐウェル２１２においては、ｐウェル２１の中に配置される第１ｎ^＋ソース領域２２１と、ｐウェル２１の内部からｐウェル２１の外部にまで延在する第２ｎ^＋ソース領域２２２とが、チャネル領域２９を挟んで互いに対向するように配置されている。 - 特許庁

In one p well 211 and the other p well 212, a first n^+ source region 221 to be arranged in the p well 21 and a second n^+ source region 222 extending to the outside of the p well 21 from the inside of the p well 21 are arranged opposite to each other with a channel region 29 in between.例文帳に追加

一方のｐウェル２１１および他方のｐウェル２１２においては、ｐウェル２１の中に配置される第１ｎ^＋ソース領域２２１と、ｐウェル２１の内部からｐウェル２１の外部にまで延在する第２ｎ^＋ソース領域２２２とが、チャネル領域２９を挟んで互いに対向するように配置されている。 - 特許庁

The manufacturing method includes a step to form a semiconductor film 3 made of amorphous Si wherein an impurity P (phosphorus) is introduced in high-concentration n^+ source area 3a and n^+ drain area 3b, and a step to disperse the impurity in an area wherein low-concentration n^- source area 3d and n^- drain area 3e are formed.例文帳に追加

この半導体装置の製造方法は、高濃度のｎ^+ソース領域３ａおよびｎ^+ドレイン領域３ｂに不純物Ｐ（リン）が導入された非晶質Ｓｉからなる半導体膜３を形成する工程と、その後、不純物を低濃度のｎ^-ソース領域３ｄおよびｎ^-ドレイン領域３ｅが形成される領域側に拡散させる工程とを備える。 - 特許庁

The voice quality conversion model generation device 1 learns voice data of at least one of N source speakers and M target speakers as learning data (normal learning or adaptive learning), and generates a voice quality conversion model comprising one or two models common to at least one of the N source speakers and M target speakers.例文帳に追加

声質変換モデル生成装置１において、Ｎ人の元話者及びＭ人の目標話者の少なくとも一方の音声データを学習データとして学習（通常学習又は適応学習）を行い、Ｎ人の元話者及びＭ人の目標話者の少なくとも一方に共通な１つ又は２つのモデルから構成される声質変換モデルを生成する。 - 特許庁

A MOSFET cell of a semiconductor device is provided with a polysilicon gate electrode 6 and an n^+ source region 4 formed above an n^- drift layer 2.例文帳に追加

半導体装置のＭＯＳＦＥＴセルは、ポリシリコンのゲート電極６およびｎ^-ドリフト層２の上部に形成されたｎ^+ソース領域４を備える。 - 特許庁

Plural trenches 9 are formed on the surface of the semiconductor layer 1 from the n+-source layer 4 to the n-type drift layer 3 via the p-type well layer 2.例文帳に追加

ｎ^+ ソース層４からｐ型ウエル層２を通してｎ型ドリフト層３に至るように半導体層１の表面に複数のトレンチ９が形成される。 - 特許庁

On an n^+ substrate as an n^+ drain region 11; an n^- drift region 12, a p^- body region 41, and an n^+ source region 31 are formed by epitaxial growth and ion injection.例文帳に追加

まず，Ｎ^+ ドレイン領域１１となるＮ^+ 基板上にエピタキシャル成長およびイオン注入によりＮ^- ドリフト領域１２，Ｐ^- ボディ領域４１およびＮ^+ ソース領域３１を形成する。 - 特許庁

Arsenic ion implantation 13 is conducted to a source-drain contact aperture of an N-channel MOS transistor, and ion implantation layers 14 are formed in an N^+ source layer 9 and an N^+ drain layer 10.例文帳に追加

本発明では、ＮｃｈＭＯＳトランジスタのソース・ドレインコンタクト開口部に砒素イオン注入１３を行い、Ｎ^＋ソース層９及びＮ^＋ドレイン層１０内にイオン注入層１４を形成する。 - 特許庁

The electrode part 11a of the gate electrode 11, which is embedded in the trench 9, has a recess 13a deeper than the source layer 4 at the end of an n+ source layer 4-side.例文帳に追加

ゲート電極１１のトレンチ９内に埋め込まれた電極部分１１ａは、ｎ^+ ソース層４側の端部に、ソース層４よりも深い凹部１３を有する。 - 特許庁

A p+ substrate 12, n-drift region 14, n-channel region 14a, n+ source region 20, and source electrode 22 are formed on a drain electrode 10.例文帳に追加

ドレイン電極１０上にｐ＋基板１２、ｎドリフト領域１４、ｎチャネル領域１４ａ、ｎ＋ソース領域２０、ソース電極２２を形成する。 - 特許庁

A distance L between the gate electrode 2b and another gate electrode 2e is larger than the distance between the electrodes 2a and 2b, and an n+ source region 33b is formed in this region in a self-aligned manner.例文帳に追加

ゲート電極２ｂと他のゲート電極２ｅとの間隔Ｌは、ゲート電極２ａ、２ｂ間の間隔よりも大きく、この領域に自己整合的にｎ^+ソース領域３３ｂが形成されている。 - 特許庁

The semiconductor device 100 comprises an n^+ source region 31, a p^- body region 41, an n^- drift region 12, and an n^+ drain region 11, successively starting from the upper surface side.例文帳に追加

半導体装置１００は，上面側から順に，Ｎ^+ ソース領域３１，Ｐ^- ボディ領域４１，Ｎ^- ドリフト領域１２，Ｎ^+ ドレイン領域１１を有している。 - 特許庁