「"buffer circuits"」に関連した英語例文の一覧と使い方 - Weblio英語例文検索

A low-voltage circuit 12 is composed of buffer circuits 14 and 15 which form a logic circuit.例文帳に追加

低電圧系回路部１２は、論理回路を構成するバッファ回路１４，１５からなる。 - 特許庁

In a semiconductor device 3, input/output buffer circuits BF convert a voltage level.例文帳に追加

半導体装置３において、入出力バッファ回路ＢＦは電圧レベルの変換を行なう。 - 特許庁

This semiconductor device is provided with latch circuits 2 and 3 near output buffer circuits 8 and 9.例文帳に追加

この半導体装置は、出力バッファ回路８，９の近傍にラッチ回路２，３を備える。 - 特許庁

As a result, buffer circuits corresponding to the reference voltage lines 39 with which first reference voltages are inputted directly to the circuits 34 become unnecessary and, thus, currents to be made to flow through the buffer circuits which become unnecessary are reduced in this circuit.例文帳に追加

これにより、直接入力される基準電圧線３９分についてはバッファ回路が不要となり、不要となるバッファ回路に流れていた電流を削減できる。 - 特許庁

To mount many cell buffer circuits onto a circuit even if a counter is configured by using a memory.例文帳に追加

メモリを使用してカウンタを構成した場合でも多数のセルバッファ回路を搭載可能にする。 - 特許庁

The three transistors PO in f the buffer circuits are formed so as to have predetermined size proportions.例文帳に追加

各バッファ回路中の３個のトランジスタＰＯは、所定のサイズ比を有するように形成されている。 - 特許庁

Output signals of buffer circuits 9 and 12 are leaked to buffer circuits 10 and 13 via parasitic capacities of switches SW1 and W2.例文帳に追加

これにより、サンプリングスイッチＳＷ１及びＳＷ２の寄生容量を介して漏れる信号が打ち消され、出力信号Ｖｏｕｔ及び＊Ｖｏｕｔの変動が防止され、トラックホールド回路の精度の向上が図れる。 - 特許庁

A plurality of buffer circuits BUF1 to BUFn are disposed every a plurality of data lines DL1 to DLn.例文帳に追加

複数のバッファ回路ＢＵＦ１〜ＢＵＦｎは、複数のデータラインＤＬ１〜ＢＬｎごとに設けられる。 - 特許庁

A semiconductor integrated circuit possesses input/output buffer circuits which are directly connected to respective pads 2.例文帳に追加

半導体集積回路は、パッド２に直接接続される入力／出力バッファ回路を有している。 - 特許庁

Those 1st to 3rd output source voltages are also used as operating power sources for the buffer circuits B0 to B4.例文帳に追加

これらの第１〜第３の出力電源電圧もバッファ回路Ｂ０〜Ｂ４の動作電源とする。 - 特許庁

A buffer circuit is provided with a plurality of unit buffer circuits formed in each of a plurality of buffer areas.例文帳に追加

バッファ回路は、複数のバッファ領域の各々に形成された複数の単位バッファ回路を備える。 - 特許庁

The outputs of the differential amplifier circuits (45, 40) are connected to replica buffer circuits (35, 30), respectively, and the outputs of the replica buffer circuits (35, 30) are connected to inverted input terminals of the differential amplifier circuits (45, 40), respectively.例文帳に追加

差動増幅回路（４５，４０）の出力はレプリカバッファ回路（３５，３０）に各々接続され、各々のレプリカバッファ回路（３５，３０）の出力は、差動増幅回路（４５，４０）の反転入力端子に各々接続される。 - 特許庁

Output buffer circuits 12e and 12f are serially connected to an output terminal of the 2nd delay line DL2.例文帳に追加

第２の遅延線ＤＬ２の出力端には出力バッファ回路１２ｅ、１２ｆが直列接続されている。 - 特許庁

The polyphase filter is equipped with 1st and 2nd networks, including 1st and 2nd input/output terminals, buffer circuits, capacitors, and resistances.例文帳に追加

第１、第２の入出力端子、バッファ回路、容量、及び抵抗を含む第１と第２の回路網を備える。 - 特許庁

A voltage generating circuit A3 generates a reference voltage corresponding to each of output buffer circuits B1-B3.例文帳に追加

電圧発生回路Ａ３は、出力バッファ回路Ｂ１〜Ｂ３のそれぞれに対応する基準電圧を発生する。 - 特許庁

The vertical scan circuit 12 includes: buffer circuits B1-B3 forming an output circuit that outputs the drive signals ϕRES, ϕTX, ϕSEL; and a signal generation circuit 20 including digital circuits other than the buffer circuits B1-B3.例文帳に追加

垂直走査回路１２は、駆動信号φＲＥＳ，φＴＸ，φＳＥＬを出力する出力回路をなすバッファ回路Ｂ１〜Ｂ３と、バッファ回路Ｂ１〜Ｂ３以外のデジタル回路を含む信号生成回路２０とを有する。 - 特許庁

A reference voltage generating circuit 7 is provided with a generating circuit 11, buffer circuits 12 and 13, and a resistance-dividing circuit 14.例文帳に追加

基準電圧発生回路７に、生成回路１１と、バッファ回路１２・１３と、抵抗分割回路１４とを設ける。 - 特許庁

To reduce increase in chip layout size, power consumption and the number of pins of LSI when a plurality of output buffer circuits are provided.例文帳に追加

複数の出力バッファ回路を備える際に、チップレイアウトサイズ、消費電力、ＬＳＩのピン数の増加を低減する。 - 特許庁

The buffer circuits have transistors PO and NO between a power supply voltage terminal or a ground terminal and an output terminal.例文帳に追加

各バッファ回路は、電源電圧端子又は接地端子と出力端子との間にトランジスタＰＯ及びＮＯを有している。 - 特許庁

The power unit for driving liquid crystal display device is equipped with a plurality of buffer circuits BO-B2 for generating a plurality of voltages V0-V2 on the high voltage side and a plurality of buffer circuits B3, B4 for generating a plurality of voltages V3, V4 on the low voltage side.例文帳に追加

液晶表示装置駆動用電源装置は、高電圧側の複数の電圧Ｖ０〜Ｖ２を発生する複数のバッファ回路Ｂ０〜Ｂ２と、低電圧側の複数の電圧Ｖ３、Ｖ４を発生する複数のバッファ回路Ｂ３、Ｂ４とを有する。 - 特許庁

A buffer circuits 43 and a buffer circuit 53 in the second gate driver 500 are arranged zigzag on the left and right sides of the display section 600 and inverter circuits in the respective buffer circuits are connected in series in the direction where source bus lines extend.例文帳に追加

第１のゲートドライバ４００内のバッファ回路４３と第２のゲートドライバ５００内のバッファ回路５３とを表示部６００の左右に千鳥配置し、各バッファ回路内のインバータ回路をソースバスラインの延びる方向に直列に接続する。 - 特許庁

The power source unit for driving liquid crystal display device is equipped with a plurality of buffer circuits B0-B2 for generating a plurality of voltages V0-V2 on the high voltage side and a plurality of buffer circuits B3, B4 for generating a plurality of voltages V3, V4 on the low voltage side.例文帳に追加

液晶表示装置駆動用電源装置は、高電圧側の複数の電圧Ｖ０〜Ｖ２を発生する複数のバッファ回路Ｂ０〜Ｂ２と、低電圧側の複数の電圧Ｖ３、Ｖ４を発生する複数のバッファ回路Ｂ３、Ｂ４とを有する。 - 特許庁

The power unit for driving a liquid crystal display is equipped with a plurality of buffer circuits BO to B2 for generating a plurality of voltages V0 to V2 on the high voltage side, and a plurality of buffer circuits B3 and B4 for generating a plurality of voltages V3 and V4 on the low voltage side.例文帳に追加

液晶表示装置駆動用電源装置は、高電圧側の複数の電圧Ｖ０〜Ｖ２を発生する複数のバッファ回路Ｂ０〜Ｂ２と、低電圧側の複数の電圧Ｖ３、Ｖ４を発生する複数のバッファ回路Ｂ３、Ｂ４とを有する。 - 特許庁

The electric power unit for driving the liquid crystal display unit has a multiplicity of buffer circuits B0 to B2 for generating a multiplicity of high output voltages V0 to V2 and a multiplicity of buffer circuits B3 and B4 for generating a multiplicity of low output voltages V3 and V4.例文帳に追加

液晶表示装置駆動用電源装置は、高電圧側の複数の電圧Ｖ０〜Ｖ２を発生する複数のバッファ回路Ｂ０〜Ｂ２と、低電圧側の複数の電圧Ｖ３、Ｖ４を発生する複数のバッファ回路Ｂ３、Ｂ４とを有する。 - 特許庁

Buffer circuits 60 and 62 read out the pixel data periodically from the SDRAM 58, performs processing by a filter circuit 68, generates a plurality of lines of processed pixel data and writes the processed pixel data back to the plurality of memory blocks of the SDRAM 58 by buffer circuits 64 and 66.例文帳に追加

バッファ回路６０，６２は，画素データをＳＤＲＡＭ５８から周期的に読み出し，フィルタ回路６８によって演算処理を施し，複数ラインの処理画素データを作成し，バッファ回路６４，６６によってＳＤＲＡＭ５８の複数のメモリブロックに書き戻す。 - 特許庁

The feedback line FL and the dummy lines DL0-DL3 are placed to an area among the inverting circuits IV0-IV4 and the buffer circuits BF0-BF4.例文帳に追加

帰還ラインＦＬ及びダミーラインＤＬ０〜３を反転回路ＩＶ０〜４とバッファ回路ＢＦ０〜４の間の領域に配置する。 - 特許庁

A C-MOSIC such as 74HC244 is used as the output buffer circuits 62, 63, 69 and 71 of a main substrate 31.例文帳に追加

主基板３１の出力バッファ回路６２，６３，６９，７１として、Ｃ−ＭＯＳＩＣ例えば７４ＨＣ２４４が用いられる。 - 特許庁

The level shift circuit L00, the level shift circuit L04 and the level shift circuit LM-4 are connected to adjoining four circuits of output buffer circuits Bu1 to Bu5 and BuM respectively, for example, the level shift circuit L00 is connected to output buffer circuits Bu1 to Bu4.例文帳に追加

レベルシフト回路Ｌ００、レベルシフト回路Ｌ０４、及びレベルシフト回路ＬＭ−４は、それぞれ出力バッファ回路Ｂｕ１乃至Ｂｕ５、ＢｕＭの隣接する４個に、例えば、レベルシフト回路Ｌ００は出力バッファ回路Ｂｕ１乃至Ｂｕ４に接続されている。 - 特許庁

First and second buffer circuits 2042 and 2052 generate first and second reference potentials Vref1B and Vref2B.例文帳に追加

第１および第２のバッファ回路２０４２および２０５２は、第１および第２の基準電位Ｖｒｅｆ１ＢおよびＶｒｅｆ２Ｂを生成する。 - 特許庁

The liquid crystal display device drive circuit includes first and second buffer circuits, first to fourth switches, and a control signal generation circuit.例文帳に追加

液晶表示装置駆動回路は、第１および第２バッファ回路と第１から第４のスイッチと制御信号生成回路とを具備する。 - 特許庁

To provide a semiconductor integrated circuit device comprising input/output buffer circuits having a high breakdown voltage and being comprised only of elements with an intermediate breakdown voltage.例文帳に追加

高い耐圧を有する入出力バッファ回路を備えた半導体集積回路装置を、中耐圧の素子のみで構成すること。 - 特許庁

Data from digitizing apparatuses 4a, 4b are stored in time-series receiving-data buffer circuits 11a, 11b through a data-receiving circuit 5.例文帳に追加

ディジタル化機器４ａ，４ｂからのデータは、データ受信回路５を介して時系列受信データバッファ回路１１ａ，１１ｂに格納される。 - 特許庁

At the time, as input voltage of the buffer circuits are different, logic data is written in the latch circuit in accordance with both input voltage.例文帳に追加

このとき、バッファ回路の入力電圧は相違しているため、ラッチ回路には両入力電圧に応じて論理データが書き込まれる。 - 特許庁

Buffer circuits 3-1 to 3-N perform delay compensation by sampling signals from the sensor at different times from the current time based on the delay offset value.例文帳に追加

バッファ回路3-1〜3-Nは、現時刻に対し遅延オフセット値に基づく時間をずらしてセンサからの信号を取り込み遅延補償を行う。 - 特許庁

This semiconductor circuit includes a clock generator 101 which supplies a clock signal for controlling operation timing of a plurality of buffer circuits 102 and flip-flop circuits 104, and forms a hierarchical tree structure comprising buffer circuits 102 connected to the clock generator 101 and flip-flop circuits 104.例文帳に追加

複数のバッファ１０２およびフリップフロップ１０４の動作タイミングを制御するためのクロック信号を供給するクロック発生回路１０１を備え、クロック発生回路１０１に接続するバッファ１０２およびフリップフロップ１０４にて階層的なツリー構造を形成する。 - 特許庁

The selection circuit on either side transmits, under control of the selection circuit control unit, a received packet to one of buffer circuits according to control information and priority.例文帳に追加

選択回路は、選択回路制御部の制御の下、制御情報、優先度に従って、受信パケットをバッファ回路のいずれかに送信する。 - 特許庁

Sub substrates 35, 37, 70 and 80 use the C-MOSIC such as 74HC244 as input buffer circuits 105, 355, 373 and 705.例文帳に追加

サブ基板３５，３７，７０，８０において、入力バッファ回路１０５，３５５，３７３，７０５として、Ｃ−ＭＯＳＩＣ例えば７４ＨＣ２４４が用いられる。 - 特許庁

The middle voltage of the horizontal driving signals is generated when an equipotential switch is turned "on" while the output nodes of buffer circuits are in a floating state.例文帳に追加

水平駆動信号の中間電圧は、バッファ回路の出力ノードがフローティング状態で等電位スイッチがオンになる時に生成される。 - 特許庁

Between buffer circuits 23 and 25 for inputting carrier signals Sc having mutually opposite phases and the terminal of an antenna 7, dumping circuits 32 and 35 are provided.例文帳に追加

互いに逆位相を持つキャリア信号Ｓｃを入力するバッファ回路２３、２５とアンテナ７の端子との間に、ダンプ回路３２、３５を設ける。 - 特許庁

The plurality of transistors PO and NO in the buffer circuits are brought into selectively operable states in accordance with control signals from the outside.例文帳に追加

各バッファ回路中の複数個のトランジスタＰＯ及びＮＯは、外部からの制御信号に従い選択的に動作可能な状態とされる。 - 特許庁

A motor driving circuit 1 has an inverter circuit 2, a control circuit part 3, buffer circuits 4a-4c, a resistor R2, and capacitor elements C1-C3.例文帳に追加

モータ駆動回路１は、インバータ回路２と、制御回路部３と、バッファ回路４ａ〜４ｃと、抵抗Ｒ２と、キャパシタ素子Ｃ１〜Ｃ３とを備えている。 - 特許庁

When the analog switches 31 and 34 are turned OFF, all the output current of the buffer circuits 23 and 25 flows to the antenna 7 and the output amplitude becomes large.例文帳に追加

アナログスイッチ３１、３４がオフすると、バッファ回路２３、２５の出力電流は全てアンテナ７に流れ、その出力振幅が大きくなる。 - 特許庁

An oscillator includes: an oscillation circuit for generating an oscillation signal; an amplifier circuit for amplifying the generated oscillation signal; and a plurality of CMOS buffer circuits connected in parallel with each other, input terminals of the CMOS buffer circuits are connected together, output terminals of the CMOS buffer circuits are connected together, and each CMOS buffer circuit buffers the amplified oscillation signal.例文帳に追加

発振信号を生成する発振回路と、前記生成された発振信号を増幅する増幅回路と、相互に並列接続された複数のＣＭＯＳバッファ回路であって、当該複数のＣＭＯＳバッファ回路の入力端が一つに接続されており、当該複数のＣＭＯＳバッファ回路の出力端が一つに接続されており、各ＣＭＯＳバッファ回路が前記増幅された発振信号をバッファリングする前記複数のＣＭＯＳバッファ回路と、を含む。 - 特許庁

Dummy buffer circuits 103 and dummy flip-flop circuits 105 are installed so that load resistance and load capacitance are equal in each stage up to the final stage of flip-flop circuits 104.例文帳に追加

最終段の各フリップフロップ１０４までの負荷抵抗および負荷容量が等しくなるように、ダミーバッファ１０３およびダミーフリップフロップ１０５を組み込む。 - 特許庁

The output terminals of the buffer circuits are connected to the input terminal of a gm amplifier circuit Amp2 through the second switch circuits, SW4, SW5, and SW6.例文帳に追加

このバッファ回路の出力端は、第２のスイッチ回路ＳＷ４、ＳＷ５、ＳＷ６を介して、ｇｍ増幅回路Ａｍｐ２の入力端に接続されている。 - 特許庁