「イネーブル端子」に関連した英語例文の一覧と使い方 - Weblio英語例文検索

また、出力イネーブル信号ＳＥＮＯをモニタ端子ＭＯＮを介してチェックすることができる。例文帳に追加

An output enable singal SENO is also checked via a monitor terminal MON. - 特許庁

ＳＣＲ９のアノード端子と受光素子２１ｂのエミッタ端子との間の電圧をイネーブルスイッチ１０のイネーブル信号Ｓ１として出力する。例文帳に追加

A voltage between the anode terminal of the SCR 9 and the emitter terminal of the element 21b is outputted as an enable signal S1 of an enable switch 10. - 特許庁

モードデコーダ１２は、イネーブル端子１４を介して外部より与えられるイネーブル信号がアクティブであればタイミング信号が出力されるとデコード動作を実行し、イネーブル信号がインアクティブであれば通常動作モードに対応するモード信号を出力する。例文帳に追加

The mode decoder 12 executes a decoding operation when the timing signal is output if an external enable signal via an enable terminal 14 is active, and outputs a mode signal corresponding to a normal operation mode if the enable signal is inactive. - 特許庁

本発明による基板は、画素電極への接続用の第１の端子と、データラインに接続された第２の端子と、スイッチング素子を選択的にイネーブルするイネーブル信号を受信し、第１の端子を第２の端子に接続する第３の端子とを有するスイッチング素子を含む。例文帳に追加

This substrate according to the present invention comprises a first terminal for connection to a pixel electrode, a second terminal connected to a data line, and a switching element receiving an enable signal which enables a switching element alternatively and having a third terminal connecting the first terminal to the second terminal. - 特許庁

サブ電源回路２５には、出力端子（VDD_2）とチップイネーブル端子（CE）との間にダイオード２８が接続されている。例文帳に追加

In a sub power circuit 25, a diode 28 is connected between an output terminal (VDD_2) and a chip enable terminal (CE). - 特許庁

例えば、図１に示す回路５では、Ｄフリップフロップ６のイネーブル端子からバックトレースし、外部入力端子に到達している。例文帳に追加

For example, in a circuit 5 shown in a Fig.1, the signal is back traced from an enable terminal of a D flip flop 6, and reaches an external input terminal. - 特許庁

イネーブル端子ＥＮがイネーブルになっているときにデータ入力端子ＤＡＴＡに入力しているデータ信号を出力バッファ部から出力する出力バッファ回路において、イネーブル端子ＥＮがディセーブルになっているときにデータ入力端子ＤＡＴＡに入力しているデータ信号を判別して出力バッファ部の駆動能力を切り替える。例文帳に追加

An output buffer circuit outputs a data signal inputted in a data input terminal DATA from an output buffer unit when an enable terminal EN is enabled, and determines the data signal inputted in the data input terminal DATA to switch the driving capacity of the output buffer unit when the enable terminal EN is disabled. - 特許庁

検出された信号は、イネーブル信号入力端子６に入力され、イネーブル信号が反転回路７により反転された出力信号とともにＮＡＮＤ回路１０に入力され、反転論理積が生成される。例文帳に追加

A detected signal is inputted to an enable signal inputting terminal 6 and an enable signal is inputted to a NAND circuit 10 with an output signal inverted by an inversion circuit 7 to generate an inversion logic product. - 特許庁

垂直方向にデータが同じである場合には、データイネーブル端子にて同一であることを転送し、その他のデータを転送しない。例文帳に追加

When data are the same in the vertical direction, a data-enable terminal transmits that the data are the same and does not transmit the other data. - 特許庁

結合素子は、イネーブル信号に応答して差動トランジスタ対の低電位端子を電気的に結合するか遮断する。例文帳に追加

The coupling element electrically couples or cuts off low potential terminals of the differential transistor pair in response to the enable signal. - 特許庁

選択信号ＳＥＬＯ等は各機能モジュールのイネーブル端子Ｅと、エラー検出部２０のＡＮＤ２１_０等に与えられる。例文帳に追加

The signal SEL0, etc., is applied to an enable terminal E of each function module and an AND 210, etc., of an error detection part 20. - 特許庁

このとき、スキャンパスフリップフロップは、スキャンイネーブル信号の値に従って、データ出力端子（６４）から固定値を出力する。例文帳に追加

At the same time, the scan path flip-flop outputs a fixed value from a data output terminal (64) in accordance with the value of the scan enable signal. - 特許庁

メモリマクロ１１では、端子（ノード）ＴＮ１を介してテストチップイネーブル信号Ｓｔｃｅ／が入力され、端子（ノード）ＴＮ２を介してテストアドレス信号Ｓｔａｄｄが入力されたとき、メモリマクロのチップイネーブルアクセスタイムの測定が開始される。例文帳に追加

In a memory macro 11, the measurement of a chip enable access time of the memory macro is started when a test chip enable signal Stce/is inputted through a terminal (node) TN 1, and a test address signal Stadd is inputted through a terminal (node) TN 2. - 特許庁

各単位回路５３１は、出力端子５１１から転送パルスＹＳiが供給されている期間のうち、第１イネーブル信号線５５１または第２イネーブル信号線５５２を介して供給されるイネーブル信号ＥＮＢ1またはＥＮＢ2がアクティブレベルとなる期間において走査信号Ｙiをアクティブレベルとする。例文帳に追加

The respective unit circuits 531 bring the scanning signals Yi to an active level in a period when an enable signal ENB 1 or ENB 2 supplied through a first enable signal line 551 or second enable signal 552 turns to the active level in the period when the transfer pulse YSi is supplied from the output terminal 511. - 特許庁

そして、ＮＡＮＤ回路１０の出力信号は、イネーブル制御信号として、３ステートロジック１のイネーブル端子４に印加されるとともに、ＡＮＤ回路８にも入力され、反転回路７の出力信号との論理積が生成される。例文帳に追加

Then the output signal of the circuit 10 is applied to the terminal 4 of the logic 1 as an enable control signal and inputted to an AND circuit 8 to generate a logic sum with the output signal of the circuit 7. - 特許庁

また、イネーブル端子３におけるイネーブル信号は、第２の回路ブロック１０の分離回路５にも入力され、多重化回路２の選択動作に関連して分離回路５を制御して、伝送信号線７を介して受信された多重化伝送信号を分離する。例文帳に追加

Furthermore, the enable signal at the enable terminal 3 is also given to a demultiplexer circuit 5 of the 2nd circuit block 10 to control the demultiplexer circuit 5 in relation to the selection of the multiplexer circuit 2, to allow the demultiplexer circuit 5 demultiplex the multiplexed transmission signal received via a transmission signal line 7. - 特許庁

このとき、符号化回路４によって、第２の回路ブロック１０のイネーブル端子３におけるイネーブル信号を多重化回路２の選択パターンを示す選択信号に符号化して、第１の回路ブロック９の多重化回路２に供給し、多重化回路２の選択動作を制御する。例文帳に追加

In this case, a coding circuit 4 encodes an enable signal at an enable terminal 3 of the 2nd circuit block 10 into a selection signal denoting a selection pattern of the multiplexer circuit 2 and gives the coded signal to the multiplexer circuit 2 of the 1st circuit block 9 to control the selection of the multiplexer circuit 2. - 特許庁

半導体集積回路は、ＥＳＤ保護回路ＥＳＤ＿ＨＶ、電源電圧供給端子ＨＩ＿Ｐａｄ、接地電圧供給端子ＬＯＷ＿Ｐａｄ、イネーブル外部端子ＥＮ＿Ｐａｄを含む。例文帳に追加

A semiconductor integrated circuit includes an ESD protection circuit ESD_HV, a power-supply voltage feed terminal HI_Pad, a ground-voltage feed terminal LOW_Pad, and an enable external terminal EN_Pad. - 特許庁

Ｆ１〜Ｆ３はデプレションモードＦＥＴ、Ｔｒ１〜Ｔｒ４はＨＢＴ、Ｒ１〜Ｒ６は抵抗、Ｖｃｂは電源端子、Ｖｅｎはイネーブル端子、Ｖｒｅｆはリファレンス電圧端子である。例文帳に追加

F1-F3 are depression-mode FETs, Tr1-Tr4 are HBTs, R1-R6 are resistors, Vcb is a power supply terminal, Ven is an enable terminal, and Vref is a reference voltage terminal. - 特許庁

そして、レベルシフタ３ｂは、入力端子ＩＮに入力されたパルスの始端を始端とし、イネーブル端子ＥＮに入力されたパルスの始端を終端とするサンプリングパルスを出力端子ＯＵＴＢから出力する。例文帳に追加

Further, the level shifter 3b outputs, from an output terminal OUTB, a sampling pulse with a beginning end equal to the beginning end of the pulse inputted to the input terminal IN and a terminal equal to the beginning end of the pulse inputted to the enable terminal EN. - 特許庁

その場合、クロック端子にはシステムクロック信号clkを供給し、データイネーブル端子ＤＥＮにはＮＣＯ１４が生成したクロック信号low＿enを供給する。例文帳に追加

In this case, a system clock signal clk is supplied to a clock terminal, and the clock signal low_en generated by the NCO 14 is supplied to a data enable terminal DEN. - 特許庁

制御回路は、ＳＤＲＡＭに対し、第２クロック信号に同期して、第２端子を介して前記クロックイネーブル信号を出力し、第３端子を介してセレクト信号を出力する。例文帳に追加

The control circuit outputs the clock enable signal via the second terminal, and outputs the selection signal via the second terminal, to the SDRAM, while synchronized with the second clock signal. - 特許庁

更に、レプリカ・ビット線同士は共通に接続され、インバータの入力端子はレプリカ・ビット線にそれぞれ接続され、インバータの出力端子同士は共通に接続されてセンスアンプイネーブル信号が生成される。例文帳に追加

The replica bit lines are mutually connected in common, the input terminals of the inverters are respectively connected to the replica bit lines, and the output terminals of the inverters are mutually connected in common, so that a sense amplifier enable signal is generated. - 特許庁

各ＥＥＰＲＯＭ回路２はそれぞれ、イネーブル端子ＣＥとＲｅａｄｙ／Ｂｕｓｙ端子Ｒ／Ｂを有し、各ＥＥＰＲＯＭ回路２での並列的なデータ書き込み処理を可能としている。例文帳に追加

Each EEPROM circuit 2 has an enable- terminal CE and a Ready/Busy terminal R/B, and parallel data write-in processing can be performed in each EEPROM circuit 2. - 特許庁

さらに、映像出力装置１０は、調整量補正モード時に、液晶ディスプレイ１００のイネーブル信号端子ＥＮＢＸおよびプリチャージタイミング信号端子ＰｒｅＣＨＧをロウレベルとする。例文帳に追加

Furthermore, in the adjusting amount correction mode, the video output device 10 sets an enable signal terminal ENBX and a pre-charge timing signal terminal PreCHG of a liquid crystal display 100 low. - 特許庁

ＬＥＤが接続されたデジタルＩＣ回路のイネーブル端子とラッチ端子とを使用することにより、ＬＥＤの階調制御による実際の明るさと所望の明るさとを一致させるパチンコ機を提供すること。例文帳に追加

To provide a pachinko game machine for matching actual brightness obtained by the gradation control of LED with desired brightness by using the enabling terminal and the latch terminal of a digital IC circuit connected with the LED. - 特許庁

次段のフリップフロップＦＦの出力パルスを、自段のフリップフロップのリセット端子Ｒと、レベルシフタ３ｂのイネーブル端子ＥＮとに入力する。例文帳に追加

Then, an output pulse of the next-stage flip-flop FF is inputted to a reset terminal R of the present-stage flip-flop FF and also to an enable terminal EN of the level shifter 3b. - 特許庁

２４ビットのアドレス端子を備えたイニシエータＳ２０１が２３ビットのアドレス端子を備えたターゲットＸ２０３に対してアクセスする場合、ルータ１０５は、アクセス拡張イネーブル信号に「０」を出力する。例文帳に追加

When an initiator S201 provided with the address terminal of 24 bits accesses a target X203 provided with the address terminal of 23 bits, a router 105 outputs '0' to an address expansion enable signal. - 特許庁

ＥＳＤ保護回路は、イネーブル外部端子の電圧に応答するインバータＩＮＶと、ＩＮＶの出力信号に応答して端子ＨＩ＿Ｐａｄ、ＬＯＷ＿Ｐａｄの間で導通するクランプ素子Ｑｎ１＿ＨＶとを含む。例文帳に追加

The ESD protection circuit includes an inverter INV, which responds to a voltage of the enable external terminal, and a clamping element Qn1_HV conductive between the power-supply voltage feed terminal HI_Pad and the ground-voltage feed terminal LOW_Pad, in response to an output signal of the INV. - 特許庁

そして、１段目のフリップフロップ４５の正規出力端子（Ｑ）から出力端子４４に次段のデータ側ドライバ４０へのイネーブル信号ＥＮが出力される。例文帳に追加

The enabling signal EN to a next stage data side driver 40 is output to an output terminal 44 from a regular output terminal (Q) of the single-stage flip-flop 45. - 特許庁

制御回路６は、イネーブル端子２に第１閾値電圧より高い第２閾値電圧以上の電圧が印加しているとき全体が動作し、イネーブル端子２に第１閾値電圧以上前記第２閾値電圧未満の電圧が印加しているときは、発振器６２が動作停止する制御回路６を備える例文帳に追加

The control circuit 6 as a whole operates when a voltage that is equal to or higher than a second threshold voltage higher than the first threshold voltage is applied to the enable terminal 2, and the oscillator 62 included therein stops operation when a voltage that is equal to or higher than the first threshold voltage but less than the second threshold voltage is applied to the enable terminal 2. - 特許庁

入出力端子１６・２ａ〜２ｄは、Ｉ／Ｏレジスタ１３ａ〜１３ｄにデータの入出力を行うための入出力端子１６とデータの入出力を制御するためのイネーブル信号Ｚａ〜Ｚｄを出力する入出力端子２ａ〜２ｄとからなる。例文帳に追加

The terminals 16 and 2a to 2d comprise the terminal 16 for inputting/ outputting data from/to the registers 13a to 13d, and input/output terminals 2a to 2d for outputting enable signals Za to Zd in order to control the inputting/ outputting of data. - 特許庁

Ｐ検イネーブル端子（５１５）を設け、この端子をローレベルにすることでＶＣＬ−ＭＩＮ試験モードにすることができ、この試験モードにおいて、ＬＳＩテスタからＶＣＬ電源端子（５１２）を介して所望レベルの内部電源電圧（ＶＣＬ）を内部論理回路（５０１〜５０４）に供給することができる。例文帳に追加

A P-test enable terminal 515 is provided, the terminal is brought into a low level to bring a VCL-MIN test mode, and the internal power source voltage VCL of a desired level is supplied to internal logic circuits 501-504 from an LSI tester via a VCL power source terminal 512, in the test mode. - 特許庁

イネーブル信号が論理Ｌから論理Ｈに遷移すると、その停止していたレベルを再起点として出力端子Ｘからクロックが出力される。例文帳に追加

When the enable signal is shifted from the logic L to the logic H, a clock is output from an output terminal X, with its stopped level set as a restarting point. - 特許庁

プリチャージ回路２３は，出力回路２２がディスイネーブルにされている間に，参照電位Ｖ_ＲＥＦに応答して出力端子２４をプリチャージする。例文帳に追加

The precharge circuit 23 precharges the output terminal 24 in response to the reference electric potential V_REF, during the period of time when the output circuit 22 is disabled. - 特許庁

ここで、クロックはクロック端子ＣＬＫを介してＬＳＩの外部のＬＳＩテスターから供給されるが、クロックの周期はＬＳＩテスター側で、スキャンイネーブル信号ＳＣＡＮＥＮの変化に同期して切り換えればよい。例文帳に追加

The clock is supplied from an LSI tester outside an LSI via a clock terminal CLK and the cycle of the clock can be changed over in synchronization with the change of a scan enabling signal SCANEN on the LSI tester side. - 特許庁

一方、２０ビットのアドレス端子を備えたイニシエータＴ２０２がターゲットＸ２０３に対してアクセスする場合、ルータ１０５は、アクセス拡張イネーブル信号に「１」を出力する。例文帳に追加

When an initiator T202 provided with the address terminal of 20 bits is to access the target X203, on the other hand, the router 105 outputs '1' to the address expansion enable signal. - 特許庁

テスト設定端子５から入力されるテストイネーブル信号によって入力切替スイッチ８はテストモードに設定し、テスター２から入力される信号はアドレスコントロール９に入力する。例文帳に追加

An input switch signal 8 is set in a test mode by a test enable signal input from a test setting terminal 5, and a signal input from a tester 2 is input into an address control 9. - 特許庁

テストモード等のような特別動作モードをイネーブルさせるために特定の端子の複数個の過電圧エクスカーション（振れ）を必要とする回路を具備するメモリ装置内に組込むことが可能である。例文帳に追加

In order to permit a special operation mode such as a test mode or the like, it can be incorporated in a memory device provided with a circuit requiring over-voltage excursion (deviation) of plural pieces of special terminals. - 特許庁

送信バッファおよび受信バッファのイネーブル端子の電圧レベルを制御するための付加回路を簡単化し装置の小型化および消費電力の低減を図る。例文帳に追加

To miniaturize a device and to reduce power consumption by simplifying an additional circuit for controlling the voltage level of the enable terminals of a transmitting buffer and a receiving buffer. - 特許庁

システムコントローラ１７は、メイン電源回路２４をオフしてスリープ状態に遷移する場合には、このチップイネーブル端子（CE）をハイレベルとした後に、メイン電源回路２４の動作を停止する。例文帳に追加

When a main power circuit 24 is turned off and switched to the sleep state, a system controller 17 halts operation for the main power circuit 24 after this chip enable terminal (CE) is switched to a high level. - 特許庁

書き込み時にはバイトイネーブル端子１１およびアドレスカウンタ２０４を有する入力制御部２０３を介して書き込み、読み出し時にはアドレスカウンタ２１１を有する出力制御部２１０を介して読み出す。例文帳に追加

At the time of writing, the data are written through an input control part 203 having a byte enable terminal 11 and an address counter 204, and at the time of reading, the data are read through an output control part 210 having an address counter 211. - 特許庁

半導体集積回路が応用システム機器の回路基板に実装される前の非活性状態では、イネーブル外部端子ＥＮ＿Ｐａｄは実質的にフローティング状態（中間的な電圧）とされる。例文帳に追加

In the non-active state, prior to the semiconductor integrated circuit is mounted to a circuit board of application system equipment, the enable external terminal EN_Pad is substantially made to go into a floating state (intermediate voltage). - 特許庁

バッファ回路１０５における各バッファは、常にイネーブル端子にＧＮＤレベルが与えられ、各バッファの出力レベルは、遊技制御メイン基板３１からの信号レベルに確定している。例文帳に追加

Each buffer of the buffer circuit 105 is such that a GND level is always imparted to an enable terminal so that the output level of each buffer is determined to be a signal level from a game control main board 31. - 特許庁

従って、外部クロック信号ＥＣＫのＭ周期のパルス幅を有するイネーブル信号ＥＮを制御端子３３に与え、カウンタ３４のカウント値がＮ×Ｍとなれば、ＰＬＬ１０は正常である。例文帳に追加

Therefore, the PLL 10 is normal, if a count value of the counter 34 takes N×M when an enable signal EN having M cycle pulse-width of an external clock signal ECK is given to a control terminal 33. - 特許庁