「エミッタ接合」に関連した英語例文の一覧と使い方 - Weblio英語例文検索

ｎ型半導体からなるエミッタＥは、ベースＢに接合されている。例文帳に追加

An emitter E of the n-type semiconductor is jointed to the base B. - 特許庁

ＨＢＴのエミッタ層とエミッタキャップ層とのヘテロ接合界面におけるキャリアの空乏化の問題を解決すること。例文帳に追加

To solve the problem concerning carrier depletion in a heterojunction interface between an emitter layer and an emitter cap layer of an HBT. - 特許庁

エミッタの２つの部分は、エミッタ−ベース接合部から任意の距離に配置された分離酸化物層１１２によって分離される。例文帳に追加

These two parts are isolated by an isolated oxide layer 112 arranged at an optional distance apart from an emitter base joint part. - 特許庁

こうして、エミッタ・ベース接合部の不純物プロファイルの最適化により、エミッタ・クラウディング効果を抑制する構成となっている。例文帳に追加

Thus, by the optimization of the impurity profile at the emitter-base joint, emitter crowding effect is suppressed. - 特許庁

エミッタ領域は、エミッタ−ベース間ＰＮ接合がベースカバー部５０Ｂの絶縁薄膜４０ｃの下面に終端するように形成する。例文帳に追加

The emitter region is formed such that an emitter/base pn junction terminates at the undersurface of the thin dielectric 40c of the base cover 50B. - 特許庁

改良型エミッタ−ベース接合を持つヘテロ接合バイポーラトランジスタ及びその製造方法例文帳に追加

HETEROJUNCTION BIPOLAR TRANSISTOR HAVING IMPROVED EMITTER-BASE JUNCTION, AND METHOD FOR MANUFACTURING THE TRANSISTOR - 特許庁

エミッタポリシリコン電極からの不純物拡散によってエミッタ拡散層を形成するバイポーラトランジスタの製造方法において、エミッタベースの浅接合を実現した状態でトランジスタの寄生抵抗を低減させる。例文帳に追加

To reduce a transistor in parasitic resistance in a state of realizing shallow junction of an emitter base, in a method of manufacturing a bipolar transistor whose emitter diffusion layer is formed by diffusing impurities from an emitter polysilicon electrode. - 特許庁

バイポーラトランジスタにおいて、エミッタ電極引き出し配線層９をエミッタ領域５と、エミッタ領域５とベース領域３との接合近傍での空乏層領域２１を完全に覆うような形状とする。例文帳に追加

In the bipolar transistor, an emitter electrode lead layer 9 is formed into such a shape as to completely cover the emitter region 5 and a depletion region 21 near the junction between the emitter region 5 and the base region 3. - 特許庁

半導体装置１において、化合物半導体素子２のヘテロ接合バイポーラトランジスタ２０のエミッタ領域２６上にエミッタ電極３１が配設され、エミッタ電極３１には層間絶縁膜４０の開口部４１Ａを通してエミッタ主電極端子４２Ａが接続されている。例文帳に追加

In the semiconductor device 1, an emitter electrode 31 is arranged on an emitter region 26 of a heterojunction bipolar transistor 20 of a compound semiconductor element 2, and an emitter main electrode terminal 42A is connected to the emitter electrode 31 through an opening 41A of an interlayer dielectric 40. - 特許庁

本発明のヘテロ接合バイポーラトランジスタ１は、コレクタ層２、ベース層３、エミッタ層４及びエミッタキャップ層５を積層し、エミッタキャップ層５のメサ７端部にほぼ一致する断面Ｔ字型のエミッタ電極１２ｂを有することを特徴とする。例文帳に追加

The heterojunction bipolar transistor 1 comprises a multilayer of a collector layer 2, a base layer 3, an emitter layer 4 and an emitter cap layer 5, and an emitter electrode 12b having a T-shaped cross-section substantially aligned with the end of a mesa 7 of the emitter cap layer 5. - 特許庁

接合型バイポーラトランジスタ１００は、コレクタ層１３０と、コレクタ層１３０に接合されるベース層１４０と、ベース層１４０に形成されるベース電極１４２と、ベース層１４０に接合されるエミッタ層１５０と、エミッタ層１５０に形成されるエミッタ電極１５２とを有する。例文帳に追加

The junction bipolar transistor 100 includes a collector layer 130, a base layer 140 jointed with the collector layer 130, the base electrodes 142 formed on the base layer 140, an emitter layer 150 jointed with the base layer 140, and an emitter electrode 152 formed on the emitter layer 150. - 特許庁

エミッタ・ベース・グレーディング構造が改良されたヘテロ接合バイポーラ・トランジスタ（ＨＢＴ）例文帳に追加

HETEROJUNCTION BIPOLAR TRANSISTOR(HBT) HAVING IMPROVED EMITTER/BASE GRADING STRUCTURE - 特許庁

エミッタ領域１１と真性ベース領域９はヘテロ接合を形成する。例文帳に追加

The emitter area 11 and intrinsic base area 9 are connected by heterojunction. - 特許庁

その後、エミッタ電極２１と突出部３２ｂとをはんだ部材７０ｂを溶融して接合する。例文帳に追加

Thereafter, the emitter electrode 21 and the protruded part 32b are joined with each other by melting the solder member 70b. - 特許庁

エミッタ層4、べース層5、コレクタ層6を具備するヘテロ接合バイポーラトランジスタである。例文帳に追加

The hetero junction bipolar transistor comprises an emitter layer 4, a base layer 5, and a collector layer 6. - 特許庁

導管の内側表面に一体的に接合されるようになっているエミッターユニットである。例文帳に追加

This emitter unit is set to be integrally bonded to an internal surface of a conduit. - 特許庁

ヘテロ接合バイポーラトランジスタのエミッタメサがより正確に形成できるようにする。例文帳に追加

To form an emitter mesa of a hetero junction bipolar transistor more precisely. - 特許庁

セルフアライン型ベース−エミッタ接合を有するバイポーラ素子の製造方法例文帳に追加

MANUFACTURING METHOD OF BIPOLAR ELEMENT WITH SELF- ALIGNED TYPE BASE-EMITTING JUNCTION - 特許庁

さらに、半導体チップ３上面は、はんだ接合部４を介して第１のエミッタ側銅回路パターン５ａ、および第２のエミッタ側銅回路パターン５ｂに分岐して接合する２股状リードフレーム７に接続する。例文帳に追加

Further, the upper surface of the semiconductor chip 3 is connected to a forked lead frame 7 joined by branching to a first emitter side copper circuit pattern 5a and a second emitter side copper circuit pattern 5b through a solder joined part 4. - 特許庁

エミッタ接合面の位置に偏差が生じても、真性キャリア濃度のプロファイルにより、コレクタ電流がほぼ一定となり、見かけ上、エミッタ接合面の偏差によるバイアス電圧の変動の影響を外部に与えない。例文帳に追加

Even when any deflection is generated at the position of an emitter joint, collector currents can be made almost fixed by the profile of the intrinsic carrier concentration, and the difference in of the bias voltage due to the displacement of the emitter joint face can be apparently prevented from affecting the outside. - 特許庁

本願発明の一例は、ベース領域のバンドギャップが、エミッタ、コレクタのバンドギャップより小さく、かつエミッタとの接合部近傍で一定で、コレクタとの接合部に向かって減少する分布を有する。例文帳に追加

The band gap of a first single crystalline semiconductor layer a base region is fixed in an area near a junction with a second single crystalline semiconductor layer of an emitter region, and reduces toward a junction with a third single crystalline semiconductor layer of a collector region. - 特許庁

従って、エミッタ拡散層５は浅い接合で、且つエミッタの不純物濃度は高くなるので、アーリー電圧やエミッタ・コレクタ耐圧を低下させることなく、同時に高い電流増幅率を得る高性能な半導体装置を実現できる。例文帳に追加

Therefore, the emitter diffusion layer 5 is a shallow junction and the impurity concentration of an emitter becomes high, thereby realizing a high-performance semiconductor device which simultaneously obtains a high current amplification factor without reducing an early voltage or emitter-collector voltage resistance. - 特許庁

化合物半導体基板２上に、少なくともコレクタ層４，ベース層５，エミッタ層６，エミッタコンタクト層７を有するヘテロ接合バイポーラトランジスタ用エピタキシャルウェハにおいて、上記エミッタコンタクト層７に所定濃度の炭素をドーピングする。例文帳に追加

In the epitaxial wafer for the hetero-junction bipolar transistor that is provided with at least a collector layer 4, a base layer 5, an emitter layer 6, and an emitter contact layer 7 on a compound semiconductor substrate 2, the emitter contact layer 7 is doped with carbon at a specified concentration. - 特許庁

エミッタ層４をベース層５の窒素極性面に接合し、コレクタ層６をベース層５のガリウム極性面に接合する。例文帳に追加

The emitter layer 4 is jointed to a nitrogen polarity surface of the base layer 5, and the collector layer 6 is jointed to the gallium polarity surface of the base layer 5. - 特許庁

バイポーラ接合型トランジスタ用のエミッタを形成する工程、およびこの工程に従って形成されるバイポーラ接合型トランジスタである。例文帳に追加

A process for forming an emitter for a bipolar junction transistor and a bipolar junction transistor formed by the process are included. - 特許庁

ベース／コレクタ接合がコレクタ井戸とベース井戸の接合になることにより、コレクタとエミッタの間隔が短縮される。例文帳に追加

The base/collector junction turns into the bonding of the collector well and the base well so that an interval between the collector and the emitter can be shortened. - 特許庁

短縮により、順バイアスされたベース／エミッタ接合から逆バイアスされたベース／コレクタ接合への担体の注入が大きくなる。例文帳に追加

Thus, the injection of a carrier from successively biased base/emitter junction to reversely biased base/collector junction can be made large. - 特許庁

ＧａＡｓ基板１上に、サブコレクタ層９、ｎ−ＧａＡｓコレクタ層３、ｐ−ＧａＡｓベース層４、ｎ−ＩｎＧａＰ又はｎ−ＡｌＧａＡｓエミッタ層５、ｎ−ＧａＡｓエミッタキャップ層６、ｎ−ＩｎＧａＡｓグレーデッドエミッタキャップ層７、及びｎ−ＩｎＧａＡｓエミッタキャップ層８が順次形成してヘテロ接合バイポーラトランジスタを構成する。例文帳に追加

A sub-collector layer 9, an n-GaAs collector layer 3, a p-GaAs base layer 4, an n-InGaP or n-AlGaAs emitter layer 5, an n-GaAs emitter cap layer 6, an n-InGaAs graded emitter cap layer 7 and an n-InGaAs emitter cap layer 8 are sequentially formed on a GaAs substrate 1 to constitute a hetero-junction bipolar transistor. - 特許庁

ヘテロ接合バイポーラトランジスタ１００は、基板１上に順次に積層されたコレクタ層２、３、ベース層４、エミッタ層５およびエミッタコンタクトメサ６を有する。例文帳に追加

The hetero-junction bipolar transistor 100 is provided with collector layers 2, 3, a base layer 4, an emitter layer 5 and an emitter contact mesa 6 which are laminated in this order on a substrate 1. - 特許庁

ラテラルバイポーラトランジスタのエミッタ・ベースが高濃度どうしの接合となることによって発生するエミッタ・ベース間のトンネルリークを抑える。例文帳に追加

To suppress tunnel leak between emitter and bases of a lateral bipolar transistor, which is due to junction between high concentration emitter and bases. - 特許庁

表面側にエミッタ電極２が形成されたＳｉチップ１の各エミッタ電極２の上にバンプ部６を配置し、バンプ部６を介して接合部材４に形成する。例文帳に追加

A bump part 6 is arranged on each emitter electrode 2 of an Si chip 1, where an emitter electrode 2 is formed on a front-surface side, with a joint member 4 formed via the bump part 6. - 特許庁

これにより、エミッタ層と、そのエミッタ層に近接する、ゲートが設けられるベース層との接合部の端部近傍の絶縁膜の電界を緩和する。例文帳に追加

This mitigates an electric field of an insulating film in the vicinity of an end of the junction part between the emitter layer and the base layer close to the emitter layer and provided with a gate. - 特許庁

エミッタ層とエミッタキャップ層との間の再結合に起因するベース漏れ電流を低下させ、電流利得を向上できるヘテロ接合バイポーラトランジスタを提供する。例文帳に追加

To provide a heterojunction bipolar transistor of a structure, wherein a leakage current in a base layer due to the recombination between an emitter layer and an emitter cap layer is reduced and a current gain can be increased. - 特許庁

エミッタ電子輸送特性やエミッタ注入効率を劣化させることなく、レッジ部を薄層化することが容易で、微細化に適したヘテロ接合バイポーラトランジスタを提供すること。例文帳に追加

To provide a hetero-junction bipolar transistor allowing a ledge part to be easily formed into a thin layer without degrading an emitter electron transport characteristic and emitter injection efficiency, and suitable for miniaturization. - 特許庁

ヘテロ接合はエミッタ層１１０と吸収層１０８の間に形成され、ｐ−ｎ接合はエミッタ層１１０と吸収層１０８の間であって、少なくとも部分的に前記異なる材料の範囲内でヘテロ接合からオフセットした位置に形成される。例文帳に追加

A heterojunction is formed between the emitter layer 110 and the absorbing layer 108 and a p-n junction is formed between the emitter layer 110 and the absorbing layer 108 at a position offset from the heterojunction at least partially within a range of the different material. - 特許庁

エミッタとして用いられるP型半導体と集電装置として機能するP型半導体の間のN型半導体を備える接合トランジスタ例文帳に追加

a junction transistor having an n-type semiconductor between a p-type semiconductor that serves as an emitter and a p-type semiconductor that serves as a collector  - 日本語WordNet

ヘテロ接合バイポーラトランジスタ１ａは、半導体基板２と、コレクタ層６ａと、ベース層１０ａと、エミッタ層１２ａとを備える。例文帳に追加

The heterojunction bipolar transistor 1a has a semiconductor substrate 2, a collector layer 6a, a base layer 10a, and an emitter layer 12a. - 特許庁

放熱性を改善でき、エミッタインダクタンスを低減できるヘテロ接合型バイポーラトランジスタを提供する。例文帳に追加

To provide a heterojunction type bipolar transistor that can improve radiation properties and reduce the emitter inductance. - 特許庁

これらのエミッタ電極２２に半田層５０を介して単一の金属電極３０が共通的に接合されている。例文帳に追加

A single metal electrode 30 is commonly connected to the emitter electrodes 22 through solder layers 50. - 特許庁

ヘテロ接合バイポーラトランジスタ１ａは、半導体保護層１０と、コレクタ層２０と、ベース層２２と、エミッタ層２６とを備える。例文帳に追加

The heterojunction bipolar transistor 1a comprises a semiconductor protection layer 10, a collector layer 20, a base layer 22, and an emitter layer 26. - 特許庁

単結晶外部ベース及びエミッタを備えたヘテロ接合バイポーラ・トランジスタ及び関連する方法例文帳に追加

HETERO-JUNCTION BIPOLAR TRANSISTOR EQUIPPED WITH SINGLE CRYSTAL EXTERNAL BASE AND EMITTER, AND METHOD RELATED THERETO - 特許庁

エミッタ層の剥離を防止し、信頼性のあるヘテロ接合型バイポーラトランジスタ及びその製造方法を提供すること。例文帳に追加

To provide a heterojunction bipolar transistor whose reliability is improved, by preventing peeling of an emitter layer, and its manufacturing method. - 特許庁

一実施形態では、バイポーラ接合型トランジスタは積層関係にあるコレクタ、真性ベース、外部ベースおよびエミッタを備えている。例文帳に追加

In one embodiment, the bipolar junction transistor has a collector, an intrinsic base, an external base, and an emitter in a relationship to lamination. - 特許庁

多角形セル構造を備えた半導体装置において、セルの角部とエミッタ領域の接合を確実に防止すること。例文帳に追加

To obtain a semiconductor device having a polygonal cell structure in which the corner part of a cell is prevented surely from being bonded to the emitter region. - 特許庁

ベース層７にＧａＡｓ、エミッタ層６にＩｎ混晶比が０．４９以上０．５６以下のＩｎＧａＰを使用し、ヘテロ接合を構成する。例文帳に追加

GaAs is used for a base layer 7 and InGaP with an In mixed crystal ratio of 0.49 or more and 0.56 or less for an emitter layer 6 to construct a heterojunction. - 特許庁