「エミッタ接合」に関連した英語例文の一覧と使い方(3ページ目) - Weblio英語例文検索

格子不整合を招くことなくΔＥｇ（エミッタ層とベース層のエネルギーギャップの差）を大きく設定することができ、それによって高い電流利得率を得ることのできるヘテロ接合バイポーラトランジスタを提供する。例文帳に追加

To obtain a high current gain by enabling ΔEg (energy gap difference between the emitter layer and the base layer) to be set large, without inviting lattice mismatch. - 特許庁

ベース／エミッタ間のリーク電流が充分に小さい状態を再現性良く維持しながら、高周波特性に優れたヘテロ接合バイポーラトランジスタを提供する。例文帳に追加

To provide a hererojunction bipolar transistor superior in high frequency characteristic, while a state in which the leakage between the base and the emitter is markedly small is maintained with high reproducibility. - 特許庁

動作範囲にわたってカーバチャがオフセットである回路を用いてバイポーラ接合ベース・エミッタの温度関数におけるカーバチャをキャンセルさせる例文帳に追加

The curvature of a temperature function at a bipolar junction base/emitter is canceled by using a circuit where a curvature is offset across an operation range. - 特許庁

第１導電形（ｎ形）半導体からなるコレクタ層１と接合して第２導電形（ｐ形）のベース層２が設けられ、そのベース層２内に第１導電形（ｎ形）のエミッタ領域３が設けられている。例文帳に追加

A collector layer 1 of a first conductivity-type (n-type) semiconductor is joined to provide a base layer 2 of a second conductivity-type (p-type), and an emitter region 3 of the first conductivity-type (n-type) is provided in the base layer 2. - 特許庁

そして、ベース領域とエミッタ領域との接合領域近傍において、ｐ型不純物とｎ型不純物のそれぞれの濃度を５×１０^１７／ｃｍ^３以下にする。例文帳に追加

In addition, respective concentrations of type p impurity and type n impurity are set to 5×10^17/cm^3 or less at the area near the junction region of the base region and the emitter region. - 特許庁

エミッタ端子またはコレクタ端子が出力端子に接続されたヘテロ接合バイポーラ・トランジスタ（ＨＢＴ）からなる出力用トランジスタ（Ｑ１〜Ｑｎ）と並列に保護用トランジスタ（Ｑｐ）を接続しておくようにした。例文帳に追加

A protective transistor Qp is connected in parallel with output transistors Q1 to Qn which are composed of hetero-junction bipolar transistors(HBT) in which emitter or collector terminals are connected to an output terminal. - 特許庁

キャップ層となるＳｉ層上面に、高濃度のＢドープ領域を形成すると同時にエミッタとの接合部近傍のドーパント濃度を低くする。例文帳に追加

A high-concentration B-doped region is formed on the top surface of an Si layer serving as the cap layer, and an area around a joint between the high-concentration B-doped region and the emitter is reduced in dopant concentration. - 特許庁

外周耐圧部において、ｎ^-型層１Ｂの表層部に、エミッタ電極１１に電気的に接続されたｐ^+型コンタクト領域２２とｎ^-型層１Ｂとによるｐｎ接合部を有する構造とする。例文帳に追加

In a peripheral high voltage breakdown section, a pn junction section by a p^+-type contact region 22 electrically connected to an emitter electrode 11 and an n^--type layer 1B is formed in a surface section of an n^--type layer 1B. - 特許庁

各ＩＧＢＴモジュール２１のＩＧＢＴのゲート、エミッタは、主プリント基板１１の接合部１１Ｂの主接続端子部１２において基部１１Ａに実装されたゲート信号発生回路に接続される。例文帳に追加

The gate and emitter of the IGBT of each IGBT module 21 are connected to a gate signal-generating circuit mounted on a base part 11A in the connecting terminal section 12 of a junction 11B of a main printed board 11. - 特許庁

ＬＤＤ構造のＣＭＯＳ型トランジスタと共に集積回路を構成するに好適なバイポーラトランジスタにおいて、エミッタ−ベース間接合リーク電流及びベース抵抗を低減する。例文帳に追加

To reduce a leak current at an emitter/base junction and base resistance in a bipolar transistor which is suited for constructing an integrated circuit along with a CMOS type transistor of an LDD (Lightly Doped Drain) structure. - 特許庁

さらに、ｐベース領域１６を所定耐圧に対応する厚さにして、その端部はより薄く形成し、ｎ^+ エミッタ領域１５ａ，１５ｂと接合させる。例文帳に追加

In addition, a p-type base region 16 is formed in so that the central part of the region 16 has a thickness, which is sufficient to withstand high voltage and the end sections of the region 16 have smaller thicknesses, and the region 16 is joined to the emitter region 15a and 15b. - 特許庁

このベースの入力信号に基づいてNPN接合型トランジスタ１０８が、増幅電流として5V電圧電源１１０から供給される電流を、コレクタからエミッタに流し、出力端子１０９に出力させる。例文帳に追加

On the basis of the input signal to the base, the NPN junction transistor 108 causes a current supplied from a 5V voltage power source 110 as an amplification current to flow from the collector to the emitter, and it is outputted to an output terminal 109. - 特許庁

盛上ったベース上にエミッタ領域まで自己整合的に延びるシリサイドを形成することによって、ベース抵抗が低下した盛上ったベースを備えるヘテロ接合バイポーラ・トランジスタの製作方法を提供すること。例文帳に追加

To provide a method for manufacturing a hetero-junction bipolar transistor having a raised base of which the base resistance is decreased by forming silicide extending to an emitter region in a self-aligning manner on a raised base. - 特許庁

内部ベース２９と外部ベース１９とがセルフアラインに形成され、エミッタ・ベース接合部と外部ベース１９との間の距離（Ｗ２−Ｗ１）／２が第１のサイドウォール２４の厚みに一致している。例文帳に追加

An internal base 29 and an external base 19 are formed in a self alignment and the distance (W2-W1)/2 between an emitter-base junction part and the base 19 is set so as to coincide with the thickness of the sidewall 24. - 特許庁

ＩＧＢＴ１０のエミッタ電極が形成されている面側に、セラミックス材の支持体３１に設けた複数の貫通孔３１ａに銅ポスト３２を形成した電極用部材３０を半田接合する。例文帳に追加

Soldering of a member 30 for electrodes is carried out to a face of an IGBT 10 on a side where an emitter electrode is formed, the member for electrodes including: a support 31 of ceramic material having two or more through-holes 31a; and copper poles 32 formed in the through-holes. - 特許庁

エミッタ層やエッチングストッパ層としてＩｎＧａＰやＩｎＧａＰに類似した材料を用いても電流利得βが低下しないヘテロ接合バイポーラトランジスタを提供する。例文帳に追加

To provide a hetero joint bi-polar transistor whose current gain βcan be prevented from being deteriorating even at the time of using material similar to InGaP or InGaP as an emitter layer or an etching stop layer. - 特許庁

第２のベース層の表面近傍の、メサ型の第２エミッタ層と第２のベース層との接合部近傍を含むメサの底部に、ｐ型の領域７を介在させてｎ型の低抵抗ゲート領域５を設ける。例文帳に追加

On a bottom of a mesa containing the vicinity of a junction part between a mesa type second emitter layer and second base layer in the vicinity of a surface of the second base layer, an n-type low resistant gate region 5 is provided via a p-type region 7. - 特許庁

ＩＧＢＴ１０のエミッタ電極が形成されている面側に、セラミックス材の支持体３１に設けた複数の貫通孔３１ａに銅ポスト３２を形成した電極用部材３０を半田接合する。例文帳に追加

The solder junction of a member 30 for electrodes is carried out to the field side in which an emitter electrode of IGBT10 is formed, wherein copper poles 32 are formed in two or more through-holes 31a provided in support media 31 of ceramic material. - 特許庁

半導体基板１０１上に形成されるコレクタ層１０３と、前記コレクタ層上に形成され、炭素を含有するベース層１０４と、前記ベース層上に形成されたエミッタ層を有し、前記エミッタ層の真性領域１０５にはテルルが含有されることを特徴とするヘテロ接合バイポーラトランジスタ。例文帳に追加

A collector layer 103 formed on a semiconductor substrate 101, a base layer 104 comprising carbon which is formed on the collector layer, and an emitter layer formed on the base layer are provided, with tellurium contained in an intrinsic region 105 of the emitter later. - 特許庁

そして、そのベース領域２に第１の溝１３からさらにｎ形不純物が横方向に（第１の溝１３の周囲に）拡散されてｎ形のエミッタ領域３が形成されることにより、横方向にエミッタ領域３、ベース領域２、コレクタ領域１が接合されるラテラルバイポーラトランジスタが形成されている。例文帳に追加

Then, n-type impurities are further diffused laterally (around the first trench 13) from the first trench 13 to form an n-type emitter region 13, whereby a lateral bipolar transistor, where the emitter region 3, the vase region 2, the collector region 1 are jointed with one another, is formed. - 特許庁

半導体モジュールは、コレクタ電極７とエミッタ電極８が接続された絶縁基板１１と、その絶縁基板１１上において逆並列接続されるように各々はんだ１２を介してコレクタ電極７に接合されたＩＧＢＴチップ１とダイオードチップ２と、ＩＧＢＴチップ１と直列接続され、エミッタ電極８にはんだ付けされた抵抗体３とを備える。例文帳に追加

The semiconductor module comprises an insulating substrate 11 where an collector electrode 7 and an emitter electrode 8 are connected, an IGBT chip 1 and a diode chip 2 respectively bonded on the collector electrode 7 through a solder 12 for invert parallel connection on the insulating substrate 11, and a resistor 3 which is connected in series to the IGPT chip 1 and soldered to the emitter electrode 8. - 特許庁

第１導電型のエミッタ層と、第２導電型のベース層と、第１導電型のコレクタ層とを半導体基体上に有するＨＢＴ（ヘテロ接合バイポーラトランジスタ）を具備する半導体装置において、前記エミッタ層及び前記コレクタ層はＧａＡｓを主成分とし、前記ベース層はＧｅを主成分とすることを特徴とする半導体装置。例文帳に追加

In the semiconductor device having an HBT (heterojunction bipolar transistor) which has, on a semiconductor substrate, a first conductivity-type emitter layer, a second conductivity-type base layer, and a first conductivity-type collector layer, the main components of the emitter and collector layers are GaAs and the main component of the base layer is Ge. - 特許庁

本発明によって提供されるヘテロバイポーラトランジスタ（１００）は、コレクタ（１０４）と、エミッタ（１１４）と、そしてコレクタ（１０４）及びエミッタ（１１４）間に位置するベース（１１０）とを含むヘテロ接合バイポーラトランジスタ（１００）であって、ベース（１１０）が４９ｎｍ未満の厚さを持つガリウム砒素アンチモン（ＧａＡｓＳｂ）層を含む。例文帳に追加

This heterojunction bipolar transistor (100) is a heterojunction bipolar transistor (100), containing a collector (104), an emitter (114) and a base (110), positioned between the collector (104) and the emitter (114), and the base (110) contains a gallium arsenide antimony (GaAsSb) layer having a thickness of less than 49 nm. - 特許庁

半絶縁性基板上に第１導電型サブコレクタ層３と、第１導電型コレクタコンタクト層およびコレクタ層と、第２導電型たベース層７と、該ベース層７よりもバンドギャップの大きいエミッタ層と、第１導電型エミッタコンタクト層９とで、メサ型ヘテロ接合バイポーラトランジスタを構成している。例文帳に追加

The mesa hetero-jumction bipolar transistor consists of a first conductivity sub-collector layer 3, a first conductivity collector contact layer and a collector layer, a second conductivity base layer 7, an emitter layer whose band gap is larger than the base layer 7, and a first conductivity emitter contact layer 9 on a semi-insulating substrate. - 特許庁

本発明の電力用半導体装置１においては、半導体素子２と、この半導体素子２の表面のエミッタ電極２ｅに対向して略平行に配設された第１の貫通孔７を有する第１の導体６と、第１の貫通孔７の側壁とエミッタ電極２ｅとを接続する第１の導電性接合材９と、を備えたものである。例文帳に追加

The power semiconductor device 1 of this invention comprises: a semiconductor element 2; a first conductor 6 having a first through-hole 7 provided facing and approximately parallel with an emitter electrode 2e on the surface of the semiconductor element 2; and a first conductive jointing material 9 for jointing the side wall of the first through-hole 7 and the emitter electrode 2e. - 特許庁

可変容量素子３０はバイポーラトランジスタにおけるエミッタ層とベース層間のＰＮ接合により形成されるダイオードｂの容量成分と、ベース層とコレクタ層間のＰＮ接合により形成されるダイオードａの容量成分とにより実現される。例文帳に追加

The variable capacitor 30 is realized with a capacitive component of a diode (b) formed by pn junction between an emitter layer and a base layer in a bipolar transistor, and a capacitive component of a diode (a) formed by PN junction between the base layer and its collector layer. - 特許庁

発光素子の接触部をヘテロ接合フォトトランジスタのエミッタと共通にすることにより、発光素子及びヘテロ接合フォトトランジスタに加えるためのバイアスを電気的に独立させることができ、且つ必要とされるバイアス電圧を比較的低くすることができる。例文帳に追加

In this case, a contact part of the light emitting element 520 functions also as an emitter of the hetero-junction photodiode 510, so bias applied to the light emitting element 520 and to the hetero-junction phototransistor 510 are made independent electrically, and at the same time the necessary bias voltage is made relatively low. - 特許庁

ヘテロ接合バイポーラトランジスタを製造するに際し、ＧａＡｓからなるベース層４を成長した後、ＡｓＨ_3ガスをフローし、次にＨ_2ガスをフローし、その後にＩｎＧａＰからなるエミッタ層５をエピタキシャル成長することを特徴とする。例文帳に追加

When the hetero-junction bipolar transistor is manufactured, the base layer 4 composed of GaAs is grown, an AsH_3 gas is made to flow, an H_2 gas is made to flow, and an emitter layer 5 composed of InGaP is epitaxial-grown. - 特許庁

これによりサブエミッタ層４５におけるＧａ欠陥の発生を制御することができ、この結果、電流増幅率βを低下させることのないヘテロ接合バイポーラ半導体素子の製作を可能とするように半導体ウェーハ１を製造することができる。例文帳に追加

Thus, the generation of a Ga defect can be controlled in the sub-emitter layer 45, and the semiconductor wafer 1 can be manufactured so that a bipolar semiconductor element with a hetero joint can be manufactured without reducing a current amplification factor of β. - 特許庁

本発明によれば、基板上に形成されたコレクタと、コレクタ上に形成されたベースと、ベース上に形成されたエミッタと、コレクタとベースの間のトンネリング抑制層を含む、ヘテロ接合バイポーラ・トランジスタ（ＨＢＴ）が得られる。例文帳に追加

The hetero-junction bipolar transistor (HBT) comprising a collector formed on a substrate, a base formed on the collector, an emitter formed on the base and a tunneling suppression layer between the collector and the base is obtained. - 特許庁

本発明は、導入線となるリード部材に対して同軸に接合することが容易で、エミッター層を設けることなく、冷陰極蛍光ランプの低消費電力、高輝度、長寿命を図ることのできる冷陰極型の電極を提供する。例文帳に追加

To provide a cold-cathode electrode which is easily jointed coaxially with a lead member of a lead-in wire and capable of achieving a cold-cathode fluorescent lamp with low power consumption, high luminance and long lifetime, without providing an emitter layer. - 特許庁

逆阻止ＩＧＢＴのｐベース領域３に挟まれたｎ^- ドリフト領域１の露出した箇所の一部領域とエミッタ電極１０の一部領域をショットキー接触（ショットキー接合１１）させることで、逆漏れ電流とオン電圧を共に低減することができる。例文帳に追加

Both the reverse leak current and the on voltage are reduced by bringing a partial region at an exposed part of an n^- drift region 1 between p-base regions 3 of a reverse block IGBT, and a partial region of an emitter electrode 10 into Schottky contact (Schottky junction 11). - 特許庁

また、半導体チップ４上のエミッタ電極１４には、導電性の良い金属板３４が超音波溶接で接合されており、金属板３４は比較的大きな面積を有しているため熱伝導性が高く、半導体チップ４で発生した熱を効果的に放熱することができる。例文帳に追加

The metal plate 34 of good conductivity is jointed to an emitter electrode 14 on the semiconductor chip 4 through ultrasonic wave welding, and since the metal plate 34 has a comparatively large area, thermal conductivity is high, and heat generated in the semiconductor chip 4 can be radiated effectively. - 特許庁

ベース・エミッタ間の接合容量やリーク電流をあまり増加させずに、再結合を抑制して電流増幅率の低下を防ぐことができる化合物ヘテロバイポーラトランジスタおよびその製造方法を提供する。例文帳に追加

To provide a compound heterobipolar transistor of a structure, wherein the recombination between a base layer and an emitter layer is suppressed and a reduction in the amplification factor of a current can be prevented without increasing the junction capacitance between a base and an emitter and a leakage current so much, and the manufacturing method of the transistor. - 特許庁

埋込みコレクタ層２０、前記埋込みコレクタ層に隣接したカウンタードープしたコレクタ領域８０、前記カウンタードープしたコレクタ領域に隣接するベース領域４０、及び前記ベース領域に隣接するエミッタ領域５０、を具えた二極接合トランジスタ。例文帳に追加

This bipolar junction transistor is provided with a buried collector layer 20, a collector region 80 which is counter-doped and arranged adjacently to the buried collector layer, a base region 40 arranged adjacently to the counter-doped collector region 80 and an emitter region 50 arranged adjacently to the base region 40. - 特許庁

本発明のヘテロ接合バイポーラトランジスタは、n^+型GaAs基板１上にｎ^+型AlGaAsエミッタ層５、ｐ^+型GaAsベース層６、ｎ型GaAsコレクタ層７、ｎ^^+型GaAsコレクタキャップ層８、AuGeとNiの合金から成るコレクタ電極１１を順次形成している。例文帳に追加

In this hetero-junction bipolar transistor, an n+-type AlGaAs emitter layer 5, a p+-type GaAs base layer 6, an n-type GaAs collector layer 7, an n+-type GaAs collector cap layer 8, and a collector electrode 11 made of an alloy of AuGe and Ni sequentially formed on an n+-type GaAs substrate 1. - 特許庁

気相エピタキシャル法により、基板上６に、少なくともコレクタコンタクト層５と、コレクタ層４と、ベース層３と、エミッタ層２とが順次積層されるヘテロ接合バイポーラトランジスタ用エピタキシャルウェハにおいて、上記コレクタ層４及びコレクタコンタクト層５にドーパントとしてＳｅを添加する。例文帳に追加

By a vapor-phase epitomical method, at least a collector contact layer 5, a collector layer 4, a base layer 3 and an emitter layer 2 are to the collector layer 4 and the collector contact layer 5. - 特許庁

絶縁基板２２上の導電板２４にトランジスタ素子２６を実装すると共にトランジスタ素子２６の上面のエミッタ電極とダイオード素子の下面のアノード電極とを帯状の第１の電極板３０の一端を介して接合する。例文帳に追加

The transistor element 26 is mounted on a conductive plate 24 on an insulating substrate 22 and an emitter electrode on the top surface of the transistor element 26 and an anode electrode on the reverse surface of the diode element are joined together through one end of a 1st strip electrode plate 30. - 特許庁

自己整合型バイポーラトランジスタを含む半導体装置のエミッタ・ベース接合耐圧を向上させ、等方性ドライエッチングによってベース層に与えるダメージ等が解消できる半導体装置の製造方法を提供する。例文帳に追加

To provide a manufacturing method of a semiconductor device whose junction breakdown voltage between an emitter and a base can be increased, and damages or the like in the base layer caused by isotropic dry etching can be eliminated, in a semiconductor device including a self-aligned bipolar transistor. - 特許庁

また、半導体チップ４上のエミッタ電極１４には、導電性の良い金属板３４が超音波溶接で接合されており、金属板３４は比較的大きな面積を有しているため熱伝導性が高く、半導体チップ４で発生した熱を効果的に放熱することができる。例文帳に追加

To an emitter electrode 14 on the semiconductor chip 4, a metal plate 34 excellent in conduction is joined by ultrasonic welding and it is possible to effectively dissipate the heat produced in the semiconductor chip 4 because the metal plate 34 has a comparatively large area and consequently high thermal conductivity. - 特許庁

コレクタトップヘテロ接合バイポーラトランジスタにおけるベース電極１１がイオン打ち込みがなされていないベース層５の側面およびイオン打ち込みがなされた高抵抗寄生エミッタ領域１４の表面に接するようにする。例文帳に追加

A base electrode 11, in a collector top heterojunction bipolar transistor is brought into contact with the side plane of a base layer 5 which has not been subjected to ion implantation and with the front surface of a high resistance parasitic emitter region 14, which has been subjected to the ion implantation. - 特許庁

この方法は、大きな表面積をカバーするトップエミッタＯＬＥＤの設計において非常に高い光透過率を達成すると同時に、基板から離れて位置する接合型電極のシート抵抗を非常に低く維持することによって１０Ｖ未満での動作を可能にするという利点を有する。例文帳に追加

This method has advantages that extremely high optical transmittance can be accomplished in the design of a top-emitter OLED covering a large surface area, and an operation below 10V is enabled by keeping the sheet resistance of the junction type electrode located separately from the substrate very low. - 特許庁

絶縁領域２２は、ソース領域２３とボディ領域２１とドリフト領域２５で構成される寄生のnpnトランジスタのベース・エミッタ間の接合面積を小さくするので、寄生のnpnトランジスタがオンした後にソース領域２３から注入される電子量を低減する。例文帳に追加

Since the insulating region 22 reduces a connecting area between base/emitter of a parasitic NPN transistor constituted of the source region 23, the body region 21 and a drift region 25, the amount of electron, poured from the source region 23 after the parasitic NPN transistor turns ON, is reduced. - 特許庁

これにより、エミッタ・ベース接合部の空乏層において、Ｃによる再結合中心の形成を抑制し、低電圧駆動性を維持しつつ、再結合電流の低減による電流増倍率などの電気的特性の改善を実現する。例文帳に追加

Thereby, in a depletion layer of an emitter/base junction, the formation of recombination centers due to C can be suppressed, improvements in the electrical characteristics, including current amplification caused by the reduction of a recombination current can be achieved while maintaining low- voltage drive characteristics. - 特許庁

半導体基板１上に、エピタキシャル層２、ベース拡散層５、ベース接続層４、エミッタ拡散層６からなるｎｐｎ型バイポーラトランジスタＢｉｐ１と、前記半導体基板１上に、前記エピタキシャル層２、アノード層３からなるｐｎ接合ダイオードＤ１とを形成する。例文帳に追加

An npn-type bipolar transistor Bip1 consisting of an epitaxial layer 2, a base diffusion layer 5, a base connection layer 4 and an emitter diffusion layer 6, and a pn-junction diode D1 consisting of the epitaxial layer 2 and an anode layer 3 are formed on a semiconductor substrate 1. - 特許庁