「メモもしてないのか」に関連した英語例文の一覧と使い方(216ページ目) - Weblio英語例文検索

仮想ＡＬＰＧ機能と実ＡＬＰＧメモリテスト機能を具備し、ハードウェアシミュレータ上で動作する仮想ＡＬＰＧとハードウェアで実現する実ＡＬＰＧが、実時間は異なるが、テストプログラムを解釈し、プログラムの指定するＤＵＴに対するテストパターンを指定された内容で、指定された速度で発生して、仮想ＡＬＰＧと実ＡＬＰＧが同タイミングでパターンを発生する機能を有する仮想ＡＬＰＧ透過型半導体テスト装置とする。例文帳に追加

The virtual ALPG transmission type semiconductor test device has virtual ALPG function and real ALPG memory test function, in which a virtual ALPG operated on a hardware simulator and a real ALPG attained on hardware have the function of generating pattern at the same time by interpreting a test program although the real time is differed from each other and generate test patterns for a DUT designated by the program with a designated content at a designated speed. - 特許庁

この半導体メモリ・セルは、トレンチ内に形成された記憶キャパシタ１２と、トレンチの外周の実質的な弧の上に延びる実質的に電気的に分離されたメサ領域内に形成されたトランスファ・デバイスと、トランスファ・デバイスを記憶キャパシタに導電接続する埋込みストラップとを含み、トランスファ・デバイスは埋込みストラップから除去された弧の所定の位置に位置する被制御伝導チャネルを含む。例文帳に追加

A semiconductor memory cell comprises a memory capacitor 12 formed in a trench, a transfer device formed in a mesa region which extends on the substantial arc of the periphery of the trench and is electrically isolated, and a buried strap which electrically connects the transfer device to the memory capacitors, wherein the transfer device comprises a controlled conduction channel located at a prescribed position on the arc removed from the buried strap. - 特許庁

上記課題は、本発明によれば、ビットラインが２つの互いに異なる正反対の電圧に第１の電圧値及び第２の電圧値によってプリチャージされている間に、メモリセルは次々に読み出し可能であり、この場合に得られる２つの電圧値は、これら２つの電圧値が互いに比較されるために評価器に供給される前に、それぞれ第１の乃至は第２のキャパシタンスにバッファ可能であることによって解決される。例文帳に追加

While a bit line is pre-charged by two different voltage being the exact opposite each other having a first voltage value and a second voltage value, read-out can be performed in a memory cell, two voltage values obtained in this case are attained by enabling buffer to a first or a second capacitor respectively before these two voltage values are supplied to an evaluator to be compared. - 特許庁

出力バッファ用電源電圧を入力して該電源電圧のノイズを除去する手段及び前記ノイズを除去された前記電源電圧から抵抗分割により基準電圧を生成して出力する手段を有する基準電圧発生回路と、前記基準電圧及び外部から外部入力信号を入力してこれらから半導体メモリを駆動する内部駆動信号を生成する入力初段回路とを備える。例文帳に追加

This system is provided with a reference voltage generating circuit 1 inputting power voltage VDDQ for output buffer, eliminating the noise of this power voltage, generating reference voltage by resistance division from the noise-eliminated power voltage VDDQ and outputting it, and an input first stage circuit 30 inputting the reference voltage and an external input signal from the outside and generating an internal drive signal for driving a semiconductor memory. - 特許庁

複数のデータストリームからデータをインターリービング方式で暗号化処理するメモリシステムで、セッションに割り込みがあるときに、セキュリティコンフィギュレーション情報が失われるないようセキュリティコンフィギュレーション情報を保持し割り込み後に読み取りができるよう、割り込み前に、コントローラが前記セッションのセキュリティコンフィギュレーション情報をセキュリティコンフィギュレーションレジスタ５２に保存する。例文帳に追加

In a memory system cryptographically processing data from multiple data streams in an interleaved manner, a controller causes security configuration information of a session to be stored in a security configuration register 52 before a session is interrupted so that, in the case of the interruption, the security configuration information can be held so as not to be lost, and read after the interruption. - 特許庁

フォワーディング処理を行う装置は記憶装置に格納されたフォワーディング情報の高速アクセスを実現するために大容量でビット単価が安価な汎用のＤＲＡＭメモリ使用する場合にはデータをアクセスするためにＢＡＮＫアクティブ、リードコマンド入力、データ出力までのレイテンシーおよびデータ転送後のＢＡＮＫプリチャージが必要となりデータの転送効率が上がらないことが課題となる。例文帳に追加

To overcome the problem with an apparatus for forwarding packets, wherein a latency to BANK active, read command input, and data output, and a BANK precharge after data transfer are required for accessing data when the apparatus uses a versatile DRAM memory of low bit unit price and large capacity for achieving high-speed access of forwarding information stored in a storage apparatus, and as a result, the transfer efficiency of data is not raised. - 特許庁

高電位電源電圧ＨＶｃｃと低電位電源電圧ＬＶｃｃを感知し、高電位電源電圧ＨＶｃｃでのみクランプを行い、低電位電源電圧ＬＶｃｃでは正常動作を行うようにブートストラップ回路を構成してワードラインブースト電圧のレベルを容易に制御することにより、フラッシュメモリセルの読出動作を安定的に行うことが可能なブートストラップ回路を提示する構成としたことを特徴とする。例文帳に追加

This bootstrap circuit is constituted so that a high potential power source voltage HVCC and a low potential power source voltage LVCC are sensed, clamp is performed at only the high potential power source voltage HVCC, and normal operation is performed at the low potential power source voltage LVCC, and read-out operation of a flash memory cell can be performed stably by controlling easily a level of word line boost voltage. - 特許庁

アプリケーションと、このアプリケーションを動作させるためのオペレーティングシステムとを含むマスタデータＭをコピーして保存する第１ブート部２０２、第１ブート部２０２によるマスタデータＭのコピーの後、コピーされたマスタデータを内部メモリ２０４に展開する第２ブート部２０３、第２ブート部２０３によって展開されたマスタデータＭにアクセスしてコンピュータを動作させるＣＰＵ２０５によってサーバ用コンピュータを構成する。例文帳に追加

This computer for the server comprises: a first boot part 202 copying and storing the master data M including an application and an operating system for operating the application; a second boot part 203 developing the copied master data into an internal memory 204 after the copy of the master data M by the first boot part 202; and a CPU 205 accessing the master data M developed by the second boot part 203 and operating the computer. - 特許庁

０または１の値をとるビットＬＲＵ０、ビットＬＲＵ１とともに、データおよびアドレスをそれぞれ保持する二つの一次ウェイＷＡＹ０および一次ウェイＷＡＹ１を有する一次キャッシュメモリ１１と、ビットＬＲＵ０、ビットＬＲＵ１のパターンに基づいて、一次ウェイＷＡＹ０、一次ウェイＷＡＹ１のうちいずれのウェイが、時間的に最も長い間アクセスされていないデータを保持するオールドウェイであるかを判定する一次オールドウェイ判定回路１３と、オールドウェイがアクセスされた場合、当該オールドウェイに保持されているビット（ビットＬＲＵ０またはビットＬＲＵ１）のみを反転せる一次キャッシュ制御回路１４とを備えている。例文帳に追加

The cache memory has a primary cache memory 11 which has primary ways WAY0 and WAY1 containing data and address with bit LRU0 and 1, circuit 13 for determination of the above WAYs as old way which is not accessed for the most long time, and a circuit 14 for control the primary cache by inverting only the bit (bit LRU0 or LRU1) in the above old way. - 特許庁