「擬似レジスタ」に関連した英語例文の一覧と使い方 - Weblio英語例文検索

ＰＡＴＡＩ／Ｆ１０はＰＡＴＡとＳＡＴＡとのバスブリッジ用に擬似的に設けられたタスクファイル・レジスタ１２を含み、ＳＡＴＡＩ／Ｆ５０は、タスクファイル・レジスタ１２との間でレジスタ値が転送されるシャドウ・タスクファイル・レジスタ５２を含む。例文帳に追加

The PATAI/F 10 includes a task file register 12 provided in a pseudo manner for a bus bridge between PATA and SATA, and the SATAI/F 50 includes a shadow task file register 52 transferring register values between itself and the task file register 12. - 特許庁

ＰＲＢＳ（擬似ランダム符号系列）を生成しデータ信号とビット単位でＸＯＲ（排他的論理和）演算を行うエネルギー拡散回路において、入力されたデータ、パケット番号を基にシフトレジスタ部２０３のレジスタ値を算出するレジスタ値算出部を備える。例文帳に追加

The energy dispersal circuit which generates a pseudo random binary sequence (PRBS) and executes an exclusive-OR (XOR) operation with respect to a data signal, includes a register value calculator for calculating a register value of a shift register 203 on the basis of inputted data and a packet number. - 特許庁

各擬似乱数生成回路は、Ｎビットの入力データＤｉｎの入力端子と、Ｎビットレジスタと、Ｎビットレジスタからの出力データＤｏｕｔの出力端子と、Ｎビットレジスタの出力から入力へのフィードバック経路に設けられる変調回路とを備える。例文帳に追加

Each pseudorandom number generation circuit comprises an input terminal for N-bit input data Din, an N-bit register, an output terminal for output data Dout from the N-bit register, and a modulation circuit on a feedback path from the output to input of the N-bit register. - 特許庁

符号生成器１０は、所定の初期値がセットされてシフト動作を行うシフトレジスタ１１及びこのシフトレジスタ１１の所定段の出力を排他的論理和してシフトレジスタ１１の入力段にフィードバックする加算器１２を備え、シフトレジスタ１１のシフト動作に伴って周期性のある擬似乱数符号を生成する。例文帳に追加

The encoder 10 comprises a shift register 11 that performs a shift operation with a predetermined default values set, and an adder 12 that performs an EXCLUSIVE-OR operation of an output from a predetermined section of the shift register 11 to feed-back to a input section of the shift register 11 for generating a cyclic apparent random number codes with an shift operation of the shift register 11. - 特許庁

シフトレジスタＳＲ＿Ａ２及びＳＲ＿Ｂ３のベクトルは、ＬＦＳＲ１で生成される擬似ランダムベクトルと交互にマルチプレクサＭＵＸ５−１、５−２及び５−３にシフトインされ、互いに多重化される。例文帳に追加

The vectors in the shift registers SR-A2 and SR-B3 are shifted into multiplexers MUX5-1, 5-2 and 5-3 alternately together with pseudo random vectors generated by an LFSR1, to be mutually multiplexed. - 特許庁

ここでは、例えばレジスタ・ファイル回路内に、擬似スタティック・ダイナミック・ビット・ラインを具備するダイナミックＲＦカラムを実現するための方法および回路が提供される。例文帳に追加

There are provided a method and a circuit for achieving a dynamic RF column including a pseudo-static dynamic bit lines in, for example, a register file circuit. - 特許庁

高符号化率を実現するため線形フィードバックシフトレジスタで生成される擬似乱数を用いた変調方式を用いた場合、ＤＣバランスが取れ無い場合があるといった課題があった例文帳に追加

To solve such a problem that DC balance may not be maintained when a modulation technique using a pseudo-random number generated with a linear feedback shift register is used in order to achieve a high coding rate. - 特許庁

集積回路に形成され、排他的論理和ゲートを使用せずに、リング状に接続されたシフトレジスタ20を用いることにより、複数の出力ビット幅を有する２^7 -1擬似乱数２進シーケンスパターンデータを発生させる。例文帳に追加

The pseudo-random number pattern generating circuit is formed in an integrated circuit, and generates binary sequence pattern data of 2^7-1 pseudo-random numbers having a plurality of output bit widths by using not an exclusive-OR gate but shift resistors 20 interconnected like a ring. - 特許庁

車載電子制御装置２１は、自身の動作に伴い変化するプログラムレジスタの値に基づきシード生成用変数Ｊを設定し、そのシード生成用変数Ｊを用いて擬似乱数を生成する。例文帳に追加

An in-vehicle electronic controller 21 determines a variable J for generating the seed on the basis of a value of a program register variable in accompany with self-operation, and generates the pseudo random number by using the variable J for generating seed. - 特許庁

高位合成レジスタ転送レベル設計を作成するための方法および装置は、電力管理の定式化を用い、最小の擬似スイッチングのハードウェアアーキテクチャを生成するために、割振り処理に適合するために用いることができる。例文帳に追加

The method and the apparatus for creating a high-level synthetic register transfer level design are adapted for use in an allocation process to create a hardware architecture of minimal pseudo switching using formulation of power management. - 特許庁

プロセッサ１において、プログラムメモリ３からはプログラム実行のための命令コード５ａがインストラクションレジスタ（ＩＲ）５を介して選択手段（ＭＵＸＣ）８へ、テスト回路７からはメモリテスト実行のための擬似命令コード７ａが選択手段（ＭＵＸＣ）８へ供給される。例文帳に追加

In a processor 1, a program executing command code 5a is supplied to a selecting means (MUXC) 8 via an instruction register (IR) 5 from a program memory 3, and a memory test executing pseudo-command code 7a is supplied to the selecting means (MUXC) 8 from a test circuit 7. - 特許庁

コード信号発生回路４は、Ｍ系列符号発生ロジックのシフトレジスタ機能に複数個の初期値を与え、同一コード長で２種類以上の異なるＭ系列符号を生成し、これらを合成して多進の擬似ランダム符号（複合Ｍ系列符号）による変調信号（Ｉ，Ｑ）を出力する。例文帳に追加

A code signal generation circuit 4 applies a plurality of initial values to a shift register function of M-sequence code generation logic, generates two or more kinds of different M-sequence codes with the same code length, and synthesizes them to output modulation signals (I and Q) by a pseudo random code in a multiple notation system (compound M-sequence code). - 特許庁

調停制御回路９のテスト装置３１によれば、アクセステストレジスタ２２は、ＣＰＵ２，３がＲＯＭ５，６に対して夫々アクセスを行う場合に、先読み機構制御回路７により調停制御回路９に対して出力されるアクセスタイプＩＮＳＴ［２：０］を夫々擬似的に出力する。例文帳に追加

The testing device 31 for the arbitration circuit 9 has an access test register 22 which falsely outputs an access type INST [2:0] to be output by a look-ahead mechanism control circuit 7 to an arbitration control circuit 9 when the CPUs 2, 3 access ROMs 5, 6. - 特許庁

そして、マルチプレクサ１２，１３は、テストモード設定レジスタ２１より出力される制御信号ＴＥＳＴに応じて、擬似的なアクセス制御信号と対応するＣＰＵが実際にアクセスを行うことで先読み機構制御回路７により出力されるアクセス制御信号とを、調停制御回路９に対して選択的に出力する。例文帳に追加

Multiplexers 12, 13 selectively output to the arbitration control circuit 9 an access control signal which is output by the look-ahead mechanism control circuit 7 when the CPU corresponding to a false access control signal accesses according to a control signal TEST output by a test mode setting register 21. - 特許庁

命令解析手段１は、読み込んだ命令コードを、命令の種類を示すオペコード, 命令の操作対象レジスタやメモリアドレスを示すオペランドに分解する命令解析を実行し、擬似データキャッシュ格納手段４に命令アドレスと同じアドレスを持つデータが格納されていないかチェックする。例文帳に追加

The instruction analyzing means 1 executes instruction analysis for decomposing the read instruction code into an operation code indicating the kind of the instruction and an operand indicating the register to be operated or memory address of the instruction, and checks whether or not data having the same address as the instruction address are stored in a pseudo data cache storing means 4. - 特許庁