| 意味 | 例文 |
Bit-linesの部分一致の例文一覧と使い方
該当件数 : 1760件
A lead gate 1 of a DRAM core cell, comprises N-channel MOS transistors 61, 63 whose gates are connected to bit lines BL, /BL via nodes N1, N2 respectively, and N-channel MOS transistors 2, 3 whose gates receive a row selection signal CSLR.例文帳に追加
ＤＲＡＭコアセルのリードゲート１は、各々のゲートがそれぞれノードＮ１，Ｎ２を介してビット線ＢＬ，／ＢＬに接続されるＮチャネルＭＯＳトランジスタ６１，６３と、各々のゲートがともに列選択信号ＣＳＬＲを受けるＮチャネルＭＯＳトランジスタ２，３とを含み、ＭＯＳトランジスタ２，３のゲート酸化膜はＭＯＳトランジスタ６１，６３のゲート酸化膜よりも薄い。 - 特許庁
In this semiconductor memory, the sense amplifier circuit amplifying a potential of bit lines BL, /BL in a memory cell array is constituted of a current mirror type amplifier(C-AMP) and a latch type amplifier(L-AMP) connected to the next stage of the sense amplifier.例文帳に追加
一方、ラッチ型センスアンプ回路は、高速で低消費電流であるという利点を有するものの、ビット線対の微小振幅をラッチ回路１段で増幅するため、プロセスばらつきによりセンスアンプ回路を構成するＭＯＳＦＥＴの特性がばらついたり内部ノードの寄生容量がアンバランスになると、安定した動作特性が得られ難いという問題点があった。 - 特許庁
A first memory cell block 10a connected to one side of an input terminal of a sense amplifier SA0 through a main bit line MBL0 is composed of four memory cells Ma0-Ma3 which are connected in series to each other and connected respectively to word lines TWL0-TWL3, and a dummy cell DMa0 connected to a dummy word line TDWL0.例文帳に追加
センスアンプＳＡ０の一方の入力端子と主ビット線ＭＢＬ０を介して接続される第１のメモリセルブロック１０ａは、それぞれが直列に接続され且つワード線ＴＷＬ０〜ＴＷＬ３とそれぞれ接続される４つのメモリセルＭａ０〜Ｍａ３と、ダミーワード線ＴＤＷＬ０と接続されるダミーセルＤＭａ０とから構成される。 - 特許庁
In a NAND-type EEPROM, wirings CS1, CS2 are newly provided parallel to bit lines BL1, BL2 and disposed so as to be embedded in element isolation regions of an STI structure, and at writing, a prescribed potential Vcs (Vcc<Vcs<Vpass) is given to lessen wrong write of non-selected cells from being written in.例文帳に追加
ＮＡＮＤ型ＥＥＰＲＯＭにおいて、ビット線ＢＬ１，ＢＬ２と平行に位置する配線ＣＳ１，ＣＳ２を新たに設け、且つこの配線をＳＴＩ構造の素子分離領域中に埋め込むように配置し、書き込み時に所定の電位Ｖcs（Ｖcc＜Ｖcs＜Ｖpass）を与えることによって、非選択セルが誤って書き込まれるのを低減することを特徴としている。 - 特許庁
To enable a semiconductor storage device in which first and second transistor forming areas are arranged in such a way that the areas are extended in the same direction as that of bit lines to operate at a high speed by reducing the resistance values of a power supply potential supplying line and a reference potential supplying line so that a sufficient potential may by supplied into cells.例文帳に追加
第１のトランジスタ形成領域および第２のトランジスタ形成領域がそれぞれビット線と同じ方向に延在するように配置された構成を有する半導体記憶装置において、電源電位供給線および基準電位供給線の抵抗値を低減して、セル内に十分な電位を供給することができるようにし、高速動作を可能とする。 - 特許庁
Inputted C-bit (C: an integer less than A) are converted into A pieces of indication data B1 to Ba, which are recombined to be of the same kind in every selection period; while different kinds of indication data are supplied to a data driver circuit 2 in every selection period, address signals corresponding to display positions of the indication data are supplied to scanning lines.例文帳に追加
入力されたＣビット（ＣはＡ以下の整数）の階調データを、Ａ個の指示データＢ１〜Ｂａへ変換し、その指示データが１選択期間毎に同一種類の指示データとなるようデータを組み替え、１選択期間毎に異なる種類の指示データをデータドライバ回路２に供給し、同時に走査ラインに上記指示データの表示位置に対応するアドレス信号を供給する。 - 特許庁
The resistance change memory device includes a number of memory cells, each having two transistors parallel connected between the first node and connection node and a variable resistance element at least in two different resistance states with its one end connected to the connection node, and arranged in a matrix consisting of a first axis and a second axis; and a number of bit lines BL.例文帳に追加
抵抗変化型メモリ装置は、第１ノードと接続ノードとの間に並列接続された２つのトランジスタと、一端を接続ノードと接続され且つ抵抗値が異なる少なくとも２つの状態を有する抵抗変化素子と、を各々が具備し、第１軸および第２軸からなる行列状に配置された複数のメモリセルＭＣと、複数のビット線ＢＬと、を含んでいる。 - 特許庁
The NAND flash memory element includes: triple N wells formed in a semiconductor substrate to electrically protect many memory cells in a prescribed region of the semiconductor substrate; at least two or more triple P wells formed inside each of the triple N wells; and a plurality of cell blocks respectively formed on the upper part of the triple P well and each including a plurality of memory cell strings each sharing a plurality of bit lines.例文帳に追加
半導体基板の所定の領域に多数のメモリセルを電気的に保護するために前記半導体基板内に形成されたトリプルＮウェルと、前記トリプルＮウェルの内部に形成された少なくとも２つ以上のトリプルＰウェルと、前記トリプルＰウェルの上部にそれぞれ形成され、それぞれ複数のビットラインを共有する複数のメモリセルストリングを含む複数のセルブロックとを含む。 - 特許庁
To quickly measure and display on-time or off-time of an arbitrary on-pulse or off-pulse on a pulse train waveform in displaying a pulse train waveform corresponding to a series of time-series bit data related to each of a plurality of variables collected by a data collection unit on a screen of an image display unit by, for example, arranging the waveform over a plurality of lines.例文帳に追加
データ収集ユニットにて収集された複数の変数のそれそれに関する一連の時系列ビットデータに相当するパルス列波形を、画像表示器の画面上に例えば複数行にわたり並べて表示させる場合において、パルス列波形上において任意のオンパルス又はオフパルスのオン時間又はオフ時間を素早く計測して表示させること。 - 特許庁
A semiconductor storage device includes: the TRUE side storage transistor and BAR side storage transistor; selection transistors connected between drains of both storage transistors and corresponding bit lines; a word line connected to gates of two selection transistors; a flip-flop composed by cross connecting two CMOS inverters; and two gate transistors connected between the drains of respective storage transistors and corresponding input/output section of the flip-flop.例文帳に追加
ＴＲＵＥ側記憶トランジスタおよびＢＡＲ側記憶トランジスタと、両記憶トランジスタのドレインと対応するビット線との間に接続された選択トランジスタと、２つの選択トランジスタのゲートに接続されたワード線と、２つのＣＭＯＳインバータをクロス接続して構成されたフリップフロップと、各記憶トランジスタのドレインとフリップフロップの対応する入出力部との間に接続された２つのゲートトランジスタとを備える。 - 特許庁
| 意味 | 例文 |
| Copyright © Japan Patent office. All Rights Reserved. |
ログイン |
Weblio会員(無料)になると
|
検索履歴を保存できる！
|
ログイン |
Weblio会員(無料)になると
|
